KR100306993B1 - 반도체장치에서절연막의공동내에매립된구리재료및공동과구리재료간에탄소층을포함하는구리배선구조및그제조방법 - Google Patents
반도체장치에서절연막의공동내에매립된구리재료및공동과구리재료간에탄소층을포함하는구리배선구조및그제조방법 Download PDFInfo
- Publication number
- KR100306993B1 KR100306993B1 KR1019980023870A KR19980023870A KR100306993B1 KR 100306993 B1 KR100306993 B1 KR 100306993B1 KR 1019980023870 A KR1019980023870 A KR 1019980023870A KR 19980023870 A KR19980023870 A KR 19980023870A KR 100306993 B1 KR100306993 B1 KR 100306993B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- wiring
- copper
- organic interlayer
- carbon layer
- Prior art date
Links
- 239000010949 copper Substances 0.000 title claims abstract description 108
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 82
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 82
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 title claims abstract description 50
- 229910052799 carbon Inorganic materials 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000000463 material Substances 0.000 title abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 71
- 239000011229 interlayer Substances 0.000 claims abstract description 63
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 44
- 230000008569 process Effects 0.000 claims description 17
- 239000012495 reaction gas Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 10
- 239000007789 gas Substances 0.000 claims description 9
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 claims description 8
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 7
- 229910052731 fluorine Inorganic materials 0.000 claims description 7
- 239000011737 fluorine Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 4
- 125000000217 alkyl group Chemical group 0.000 claims description 3
- 239000005749 Copper compound Substances 0.000 claims description 2
- 150000001880 copper compounds Chemical class 0.000 claims description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 description 14
- 239000001257 hydrogen Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000009832 plasma treatment Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VMQMZMRVKUZKQL-UHFFFAOYSA-N Cu+ Chemical compound [Cu+] VMQMZMRVKUZKQL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- GCSJLQSCSDMKTP-UHFFFAOYSA-N ethenyl(trimethyl)silane Chemical compound C[Si](C)(C)C=C GCSJLQSCSDMKTP-UHFFFAOYSA-N 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OTMSDBZUPAUEDD-UHFFFAOYSA-N Ethane Chemical compound CC OTMSDBZUPAUEDD-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3146—Carbon layers, e.g. diamond-like layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76823—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. transforming an insulating layer into a conductive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 목적은 미세 가공된 홈 배선 구조의 구리 배선이 항상 높은 신뢰도로 형성되는 구리 배선 구조와 그 제조 방법을 제공하기 위한 것으로, 탄소를 주성분으로 하는 유기 층간막에 형성된 배선홈 또는 홀들 내에 구리 재료가 매립된 홈 배선 구조의 구리 배선에 있어서, 그 구리 재료와 유기 층간막 사이에 도전성 탄소층이 형성된다. 이 도전성 탄소층은, 유기 층간막의 소정 영역에 배선홈 또는 홀을 형성한 후, 이 배선홈 또는 홀의 내벽을 플라즈마 조사에 의해 변형함으로써 형성된다. 전술한 홈 배선 구조의 구리 배선은 도전성 탄소층 상에 구리를 피착함으로써 형성된다.
Description
본 발명은 반도체 장치에 이용하기 위한 구리 배선 구조와 그 제조 방법에 관한 것이다.
미세하면서도 고집적화된 반도체 장치를 제조하기 위한 기술은 수년에 걸쳐서 꾸준히 발전되어 왔다. 현재 사용되는 반도체 장치들은 약 0.13㎛ 정도의 치수로 제조된다. 반도체 장치들, 예를 들면 4G 바이트 DRAM과 같은 메모리 장치 또는 논리 디바이스는 이 크기에 기초한 설계 표준을 사용하고, 조사 및 개발이 현재 진행중이다.
미세 구조를 갖는 고집적화된 평면적인 장치를 제조하는 것과 함께 고집적 반도체 소자의 3차원 적층이 연구 중에 있다. 이 때문에, 미세 구조를 갖는 다층 배선 기술이 가장 중요하게 되었다. 이 다층 배선 기술에 있어서, 배선용으로 사용되는 도전성 재료들과 배선층들 간의 층간 절연막으로서 사용하기 위한 절연성재료들을 선택하는 것이 중대한 문제이다.
현재 이용 가능한 반도체 장치의 배선층들로서 주로 알루미늄(Al) 합금을 사용한 배선이 사용된다. 그러나, 구리 배선이 장차 사용될 미세 배선층의 후보로서 연구 및 개발 중인데, 구리 배선이 알루미늄(Al) 배선보다 낮은 전기 저항값을 가지기 때문이다. 구리 배선 구조에 관련하여, 배선홈(wiring groove) 내에 구리 재료가 매립되는 홈 배선 구조에 관한 연구가 주로 진행되어 왔는데, 이에 대해서는 예를 들면 일본 특허 공개 공보 평7-297186호에 개시되어 있다. 홈 배선 구조를 연구하는 이유는, RIE(reactive ion etching)에 의한 구리의 미세 가공이 어렵기 때문이다.
전술된 종래 기술에서 배선홈들이 형성되는 층간 절연막으로 가공될 절연 재료로서 실리콘 산화막이 사용된다. 그러나, 최근, 벤조사이클로부텐 (benzocyclobutene) (BCB: 1996년 Symposium on VLSI Technology, Digest of Technological Papers, p88에 기재되어 있음) 과 같은 유기 절연 재료의 사용에 관한 연구가 수행되어 왔다.
이와 같이, 유기 절연 재료를 층간 절연 재료로서 사용하는 것에 관한 연구가 수행되었는데, 이는 실리콘 산화막의 비유전율(relative dielectric constant)이 약 4인데 비해, 유기 절연 재료는 이보다 작은 2 내지 3의 비유전율을 가지기 때문이다. 이 비유전율의 감소는 배선들 간의 기생 용량을 감소시키며, 이는 구리 배선의 저저항율과 함께 배선층들 간의 전기 전송 속도를 크게 향상시킬 수 있게 한다.
그러나, 배선홈들이 미세한 폭과 깊은 깊이를 가지는 경우 지금까지 기술된 종래 기술에서는 배선홈들의 내측 벽면 전체에 시드(seed) 층들을 형성하는 것이 곤란하게 된다. 이는 시드층들에 사용되는 TiN막 또는 탄탈륨막(Ta막)과 같은 금속 막들이 스퍼터링 방법에 의해 피착되기 때문에, 막의 스텝 커버리지(step coverage)가 불량하게 되어, 구리를 배선홈 내에 완전히 매립하기 어렵기 때문이다.
한편, 시드 층들이 배선홈들의 전체 내측 벽면 상에 형성되는 경우, 배선홈의 개구부에서 시드 층의 막 두께가 너무 두꺼워서 배선 저항값은 구리가 배선홈들 내에 매립된 후에도 증가되는데, 이는 시드 층의 전기 저항값이 구리의 저항값 보다 크기 때문이다.
이상 설명한 바와 같이, 배선 높이와 폭 간의 비(ratio)가 큰, 즉 높은 애스펙트비(aspect ratio)를 가지는 홈들 내에 배선을 제조하는 것이 어렵게 된다.
따라서, 본 발명의 목적은 홈 내에 미세하게 제조된 배선으로서 반도체 장치의 구리 배선 구조를 제공함에 있다.
본 발명의 다른 목적은 전술한 바와 같이 구리 배선 구조가 제공된 반도체 장치를 제공함에 있다.
본 발명의 또 다른 목적은 전술한 반도체 장치의 구리 배선 구조를 제조하기 위한 방법을 제공함에 있다.
본 발명의 한 가지 특징에 따르면, 반도체 기판 상에 하부 절연층을 경유하여 형성된 구리 배선 구조가 제공된 반도체 장치가 제공된다. 본 발명의 반도체 장치에서, 구리 배선 구조에는 요면부를 가지고 하부 절연막 상에 형성된 배선 제조용 막이 구비되어 있는데, 요면부 내에 구리 재료가 매립되고, 구리 재료와 배선 제조용 재료 간에 도전성 탄소층이 배치되어 있다.
본 발명의 다른 특징에 따르면, 요면부를 가지고 하부 절연막 상에 형성된 배선 제조용 막, 요면부 내에 매립된 구리 재료, 및 구리 재료와 배선 제조용 재료 간에 배치된 도전성 탄소층이 제공된다.
본 발명에서는 구리 재료에 다층 구조가 제공되거나, 배선 제조용 막에 탄소를 주성분으로 함유하는 유기 층간막이 제공되는 것이 바람직하다.
본 발명에서는 배선 제조용 막에 유기 층간막 상에 형성된 보호 절연막이 더 제공되거나, 유기성 층간막이 불소(fluorine)가 첨가된 비정질 탄소 층으로 이루어지거나, 유기성 층간막이 3 이하의 비유전율을 가지는 재료로 이루어지는 것이 더욱 바람직하다.
본 발명의 또 다른 특징에 따르면, 반도체 기판 상에 탄소를 주성분으로 함유하는 유기 층간막을 포함하는 배선 제조용 막을 형성하는 제1 단계, 배선 제조용 막의 상면측으로부터 요면부들을 형성하는 제2 단계, 유기 층간막의 요면부들의 내측면을 포함하는 표면을 변형하여 도전성 탄소층을 형성하는 제3 단계, 및 도전성 탄소층 상에 구리를 선택적으로 피착하는 제4 단계를 포함하는 반도체 장치의 구리 배선 구조를 제조하기 위한 방법이 제공된다.
본 발명에 따른 반도체 장치의 구리 배선 구조를 제조하는 방법에 있어서,유기 층간막은 테트라플루오로카본(tetrafluorocarbon)과 메탄으로 구성된 반응 가스를 사용한 플라즈마 CVD 방법에 의해 피착된 불소가 첨가된 비정질 탄소막인 것이 보다 바람직하다. 이 방법에서, 제1 단계는 유기 층간막을 형성한 후 이 유기 층간막 상에 무기 절연막을 형성하는 하위 단계를 포함하거나 제3 단계는 플라즈마 조사를 이용하여 노출된 유기 층간막을 변형하여 도전성 탄소층을 형성하는 단계를 포함한다.
전술된 바와 같은 변형은 치수가 미세한 배선홈들 또는 홀에도 적용 가능한데, 그 이유는 층의 두께를 높은 정밀도로 제어함으로써 그 층이 균일하게 형성되기 때문이다. 이렇게 형성된 도전성 탄소층은 또한 성장용 시드층으로서 기능한다.
본 발명에 따른 반도체 장치의 구리 배선 구조를 제조하기 위한 방법에서는, 무기 절연막은 실리콘 질화막을 포함하고, 구리는 제4 단계에서 반응 가스로서 유기 구리 화합물을 사용한 CVD 방법에 의해 피착되고, 플라즈마 조사는 플라즈마 활성 수소 가스를 포함하는 반응 가스내에서 수행되며, 플라즈마 조사는 플라즈마 활성 알킬(alkyl) 가스를 포함하는 반응 가스내에서 수행되는 것이 더욱 바람직하다.
배선홈 또는 홀들의 측벽 상에 형성된 시드층에 의해 배선홈들을 매립 및 메우도록 구리 재료를 피착함으로써 구리 배선이 형성된다. 이 도전성 탄소층은 또한 장벽층으로서 기능하여, 그렇게 구성된 구리 배선 구조에서 구리 배선이 산화되거나 부식되는 것을 방지한다.
따라서, 미세 배선홈 구조를 가진 구리 배선이 항시 높은 신뢰도로 제조될수 있으므로, 배선 저항값을 쉽게 감소시킬 수 있게 된다.
도 1 내지 도 5는 종래 기술을 설명하는 데 이용하기 위한 제조 단계들의 단면도들.
도 6 내지 도 10은 본 발명의 제1 실시예에 따른 구리 배선 구조의 제조 단계들을 나타내는 단면도들.
도 11은 본 발명의 제1 실시예에 따른 구리 배선 구조의 도전성 탄소층의 형성을 설명하는 데 이용되는 도면.
도 12 내지 도 16은 본 발명의 제2 실시예에 따른 구리 배선 구조의 제조 단계들을 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
21 : 실리콘 기판
23 : 절연막
23a, 35a : 배선홈
25 : TiN막
27 : Cu막
33 : 하부 절연막
35 : 유기 층간막
37a : 도전성 탄소막
39a : 구리 배선
본 발명의 적절한 이해를 위하여, 종래의 구리 배선 구조와 그 제조 방법이 도 1 내지 도 5를 참조하여 이하에 기술될 것이다.
도 1에 나타난 바와 같이, 실리콘 기판(21) 상에는 CVD 공정에 의해 절연막(23)이 형성된다. 이 절연막(23)은 실리콘 산화막 등을 포함한다. 그 다음, 절연막(23)의 소정 영역은 도 2에 나타난 바와 같이, 복수개의 배선홈(23a)들의 라인들을 형성하는 RIE 공정에 의해 식각된다. 그러한 배선홈(23a)은 각기 0.4㎛의 폭과 0.6㎛ 내지 0.7㎛의 깊이를 가진다. 도 3에 나타난 바와 같이, TiN막(25)은 배선홈(23a)들을 포함하는 전체 절연막(23) 상에 약 50nm의 두께로 형성된다. 이 TiN막은 스퍼터링 공정에 의해 피착된다.
다음으로, 도 4에 나타난 바와 같이, 구리막(Cu막)(27)은 CVD 공정에 의해 전체 TiN막(25)에 걸쳐서 형성된다. 이 Cu막(27)의 미리 정해진 두께는 약 800nm이다. 이 배선홈(23a)의 내부는 Cu막(27)으로 완전히 매립된다. TiN막(25)은 CVD 공정에 의해 Cu막(27)을 피착할 때 Cu막(27)을 성장시키기 위한 시드층으로서 제공된다.
도 5에 나타난 바와 같이, 다음 단계에서 화학적 기계 연마(CMP)에 의해 절연막(23)의 상부면을 제거한다. 실질적으로, 배선홈(23a)으로부터 돌출된 Cu막(27)과, Cu막(27) 및 TiN막(25) 중 배선홈(23a) 외측의 절연막(23) 상에 있는 부분들을 제거하여, 실리콘 기판(21) 상의 절연막(23)의 표면 상에 배선홈(23a)들을 형성한다. 구리 배선(27a)이 TiN막(25a)을 통하여 배선홈(23a)들의 내측에만 시드(seed)층으로서 형성된다.
이제, 본 발명에 따른 바람직한 실시예가 도 6 내지 도 10을 참조하여 이하에 설명될 것이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 구리 배선 구조는 실리콘 기판(21) 상에 형성된 하부 절연막(33) 상에 형성된다. 유기 층간막(35)은 하부 절연막(33) 상에 형성된다. 이 하부 절연막(33)에는 복수개의 배선홈들(35a)이 제공된다. 도전성 탄소막(37a)의 각 부분은 배선홈(35a)의 내벽 및 하부면 상에 형성된다. 구리 배선(39a)은 배선홈(35a) 내에 매립된다.
본 발명의 제1 실시예 따른 구리 배선을 제조하는 단계는 이하에 기술될 것이다.
도 7에 나타난 바와 같이, 하부 절연막(33)은 평탄화되고 실리콘 기판(21)의 전 표면 상에 형성된다. 하부 절연막(33)은 CVD 공정에 의해 약 200nm의 두께로 피착된 실리콘 산화막이다.
다음으로, 유기 층간막(35)은 하부 절연막(33) 상에 약 800nm의 두께로 형성된다. 이 유기 층간막(35)은 CF4(tetrafluorocabon)와 CH4(methane)로 이루어진 반응 가스를 사용하는 플라즈마 CVD 공정에 의해 피착된 유기 층간막을 포함한다. 따라서, 유기 층간막(35)이 피착되어, 비유전율이 3 이하인 불소가 첨가된 비정질 탄소막이 형성된다. 불소가 첨가된 비정질 탄소막은 이하에서 a-CF막으로 칭한다.a-CF에서, 불소 함유량은 30 내지 40 원자 퍼센트가 되도록 조절된다.
도 8에 나타난 바와 같이, 유기 층간막(35)의 소정 영역은 a-CF막으로 이루어지고, 사진 식각 기술과 건식 에칭 기술에 의해 정밀 가공하여 유기 층간막(35) 내에 배선홈(35a)을 형성한다. 배선홈(35a)의 폭과 인접한 배선홈(35a)들 간의 간격은 약 0.2㎛로 유지되는 한편, 배선홈(35a)의 깊이는 약 0.5㎛이다.
배선홈들은 유기 층간막(35) 내에 형성된다. 유기 층간막(35)은 수소 플라즈마에 노출되거나 플라즈마로 조사된 후, 약 200℃로 열처리된다. 따라서, 도 9에 도시된 바와 같이, 도전성 탄소층(37)이 배선홈(35a)의 내벽 상부와 유기 층간막(35)의 상부에 형성된다. 이 도전성 탄소층(37)은 약 10nm의 두께로 조절된다.
유기 층간막(35)의 표면 변경은 도 11을 참조하여 이하에 기술될 것이다.
다음으로, 도 10에 나타난 바와 같이, Cu막(39)이 CVD 공정에 의해 약 400 nm의 막 두께로 피착되어, 이 막이 도전성 탄소층(37)의 표면 전체를 덮는다. Cu 막(39)의 CVD 반응 가스용으로, 헥사플루오르아세틸세로바토 (hexafluoroacetylcerobato) 구리(1) 트라이메틸비닐실란(trimethylvinylsilane)을 사용한다. 막 형성 온도는 180℃로 조절되는 한편 반응 가스 압력은 20 Torr로 조절된다. 이 Cu막(39)은 100 nm/min의 피착 속도로 형성된다.
다음 단계에서, 종래 기술에서와 같이 CMP 방법에 의해 불필요한 Cu막(39)과 유기 층간막(35) 상의 도전성 탄소층을 제거한다. 도 6에 나타난 바와 같이, 구리 배선(39a)은 도전성 탄소층(37a)을 통하여 배선홈(35a) 내에 형성된다. 이 배선홈(35a)은 전술된 절차에 의해 실리콘 기판(21) 상의 하부 절연막(33)을 덮는유기 층간막(35) 상에 형성되는데, 이 홈 내에는 배선 구조의 구리 배선(39a)이 형성된다. 도전성 탄소층(37a)은 장벽층으로서의 역할, 즉 유기 층간막(35) 내에 존재하는 수분에 의해 구리 배선(39a)이 산화되는 것 등을 완벽하게 방지하는 역할을 한다.
종래 기술에서는 본 실시예에 나타난 바와 같이 홈 내에 미세 배선을 가지는 구리 배선을 제조하는 것이 불가능했다. 반면에, 본 발명에 따르면, 서브미크론의 정도의 치수를 갖는 구리 배선이 쉽게 제조될 수 있다.
홈 배선 구조를 가지며 종래 기술에서 설명된 것과 같은 설계 치수로 구리 배선을 제조하여 종래 기술의 방법과 본 발명의 방법을 비교한 결과, 본 발명에 따른 방법에 의해 제조된 구리 배선이 종래 기술에 의해 제조된 구리 배선보다 낮은 저항값을 가진다는 것을 확인하였다. 저항값은 종래 기술에서의 값보다 약 30% 만큼 감소하였다.
본 발명에서의 핵심적인 기술 구성은 유기 층간막의 표면 변형에 의해 균일한 막 두께를 가지는 도전성 탄소층을 형성하는 것이다. 이 변형 절차가 도 11을 참조하여 이하에 기술될 것이다.
도 11에 나타난 바와 같이, a-CF막인 유기 층간막(35)의 표면이 수소 플라즈마에 노출되면, 유기 층간막(35)의 표면 상의 a-CF막 내에서 수소 플라즈마의 수소 이온 또는 수소 라디칼(hydrogen radical)과 불소(F) 간에 반응이 발생함으로써, 반응 가스로서 방출되는 HF(hydrogen fluoride)를 형성한다. 따라서, 유기 층간막(35)의 표면 상에는 탄소만이 형성된다. 열 처리가 약 200℃에서 더 가해지면, 유기 층간막(35)의 표면 상에 탄소층이 소결(sintering)되어 표면이 도전성 탄소층(37a)으로 변형된다.
전술된 바와 같이, 표면의 변형은 수소 플라즈마 처리에 의해 유기 층간막(35)에 발생된다. 변형은 표면 구성에 무관하게 균일하게 진행된다. 따라서, 배선홈(35a)의 내벽 또는 유기 층간막(35)의 상부면이 도전성 탄소층(37)으로 균일하게 변환된다.
본 발명에서, 도전성 탄소층(37)의 두께는 약 10nm 정도로 얇게 되도록 조절될 수 있다. 따라서, 수소 플라즈마 처리에 의한 유기 층간막(35)의 표면 변형시, 유기 층간막(35)이 저온으로 유지되도록 실리콘 기판(21)을 냉각하는 것이 유리하다. 예를 들면, 실리콘 기판(21)은 거의 액체 질소 온도로 냉각된다. 유기 층간막(35)을 냉각시킴으로써, 수소 이온 또는 수소 라디칼의 열 확산이 억제되어, 유기 층간막(35)의 최상부면 만이 변형될 수도 있다. 수소 플라즈마 처리는 평행한 평면 전극들을 사용한 수소 방전 또는 다운-플로우 공정에 의해 수행된다.
수소 플라즈마 처리 대신에, 메탄 가스 또는 에탄 가스와 같은 알킬 가스를 플라즈마-여기(plasma-excited)시켜, 그러한 플라즈마 여기 가스 내에서 유기 층간막을 표면 변형 처리시킬 수도 있다. 이 경우, 표면 변형과 동시에 탄소의 피착이 진행되어, 변형을 위한 처리 시간이 크게 감소된다.
본 발명의 제2 실시예가 도 12 내지 도 16을 참조하여 이하에 기술될 것이다. 도 12 내지 도 16은 Cu막을 선택적으로 피착하기 위한 순차적인 제조 단계들의 단면도들을 나타낸다. 도 1 내지 도 11에 기술된 바와 같은 동일 부분들은 도12 내지 도 16의 참조 부호에서도 동일 참조 부호들로 표시된다.
도 12를 참조하면, 실리콘 기판(21) 상에는 하부 절연막(33)이 피착되고, 이 하부 절연막(33) 상에는 유기 층간막(35)이 형성된다. 복수개의 배선홈(35a)들은 유기 층간막(35) 내에 제공된다. 도전성 탄소층은 배선홈(35a)의 내벽과 상부면 상에 형성된다. 구리 배선(47)은 배선홈(35a) 내에 제공되고, 이 구리 배선(47)의 상부는 유기 층간막(35)으로부터 돌출된다.
제2 실시예에 따른 구리 배선 구조를 제조하는 방법이 이하에 기술될 것이다. 도 13에 나타난 바와 같이, 하부 절연막(33)은 제1 실시예에서와 같이 실리콘 기판(21)의 전 표면 상에 형성된다. 하부 절연막(33)은 약 100nm의 막 두께를 가진 실리콘 산화막으로 이루어진다.
유기 층간막(35)은 하부 절연막(33) 상에 약 500nm의 막 두께로 형성된다. 이 유기 층간막(35)은 제1 실시예에서 기술된 바와 같이 a-CF막으로 이루어진다. 그 다음, 보호 절연막(41)은 유기 층간막(35) 상에 적층된다. 이 보호막(41)은 플라즈마 CVD 방법에 의해 피착된 약 100nm의 막 두께를 가지는 실리콘 질화막으로 구성된다.
다음으로, 도 14에 나타난 바와 같이, 적층된 보호 절연막(41)과 유기 층간막(35)의 소정 영역을 포토리소그래피와 건식 에칭 기술에 의해 미세 가공한 후, 마스크 절연막(43)과 배선홈(35)을 동일 패턴으로 형성한다. 배선홈(35a)의 폭과 인접한 배선홈(35a)들 간의 간격은 약 0.1㎛이고, 배선홈(35a)의 깊이는 약 0.3㎛이다.
다음 단계에서, 제1 실시예에서와 같이, 배선홈(35a)들이 내부에 형성된 유기 층간막(35)이 수소 플라즈마에 노출된 후, 약 200℃에서 열처리된다. 도전성 탄소층(45)은 전술된 절차에 의해 도 15에 나타난 바와 같이 배선홈(35a)의 내벽 상에만 형성된다. 도전성 탄소층(45)은 약 10nm의 두께로 조절된다. 유기 층간막(35)의 상부는 마스크 절연막(43)으로 보호되기 때문에, 이 영역에는 도전성 탄소층이 형성되지 않는다. 마스크 절연막(43)은 실리콘 질화막으로 이루어졌기 때문에, 그 표면에도 도전성 탄소층이 형성되지 않는다.
다음에, 도 16에 나타난 바와 같이, 선택 Cu막(47)은 선택 CVD 방법에 의해 배선홈(35)들 내에 매립되도록 형성된다. 이 선택 CVD는 제1 실시예에서 기술된 것과 동일한 방법에 의해 수행되고, 헥사플루오르아세틸세로바토 구리(1) 트라이메틸비닐실란이 CVD 내의 반응 가스로 사용된다. 막 형성 온도는 180℃로 조절되고 반응 가스 압력은 50 mTorr로 조절된다. 이 선택 Cu막은 40 nm/min의 피착 속도로 피착된다.
이와 같은 조건 하에서 Cu막을 피착하면, Cu 원자들은 도전성을 갖는 영역, 즉 도전성 탄소층(45)을 시드(seed)로 하여 피착된다. Cu 원자들은 도전성 탄소층(45)으로 덮인 배선홈(35a)들의 내벽 상에 피착되어 배선홈(35a) 내의 선택 Cu막(47)을 형성한다. 그러나, 선택성이 불량한 경우, 소량의 비선택 Cu막(51)이 마스크 절연막(43) 상에 형성될 수도 있다.
다음으로, 마스크 절연막(43)이 화학 용매로 제거된다. 이 경우, 마스크 절연막(8)은 실리콘 질화층이기 때문에, 핫 인이 함유된 산화 용액이 마스크절연막(43) 제거용으로 사용된다. 또한, 마스크 절연막(43) 제거 단계에서, 비선택 Cu막(51)은 리프트-오프 처리와 동일한 원리에 의해 제거될 수 있다. 따라서, 도 12에 나타난 바와 같이, 유기 층간막(35)에 제공된 배선홈(35a)들 내에 도전성 탄소층(45)을 통하여 선택 Cu막(47)이 매립되도록 제조된다.
선택 Cu막(47)의 돌출부들에 대해서는, 제1 실시예에서 기술된 바와 같이 CMP 공정에 의해 제거될 수 있다. 결과적으로, 도 6에 기술된 바와 같이 홈 배선 구조를 가지는 구리 배선이 제조된다.
본 실시예에서는, 마스크 절연막(43)이 실리콘 질화막으로 형성되지만, 이에 국한되지 않고, 실리콘 산화막과 같은 무기 절연막들도 사용할 수 있다는 것에 유의하여야만 한다.
제2 실시예에서는, 선택 Cu막 돌출부만이 제거되기 때문에, CMP 공정 시간이 크게 감소될 수 있다. 예를 들면, 제1 실시예에서 5분이었던 CMP 공정 시간은 제2 실시예에서 1분으로 감소된다. 따라서, 이와 같은 구리 배선을 가지는 반도체 장치의 제조 수율도 크게 향상된다.
그러나, Cu막의 선택 CVD에 있어서 그 선택성이 완벽하게 되고 그 두께의 제어가 개선되는 경우, 전술된 바와 같은 CMP 공정이 불필요하게 되어, 제조 단계들이 감소되게 될 것이다.
이상의 실시예에서는, CVD 방법으로 Cu막을 형성하는 기술이 설명되었지만, Cu막 피착시 도금 방법도 적용될 수 있다는 것에 유의하여야 한다. 유기 층간막으로서 a-CF막의 사용이 언급되었지만, 실시예에서 기술된 바와 같이 플라즈마 처리에 의해 표면이 탄소층으로 변형될 수 있는 유기 절연 재료이면 본 발명이 적용될 수도 있다는 것에 유의하여야 한다. 또한, 본 발명은 배선홈들을 형성하는 것 대신에 유기 층간막 내에 형성된 홀(hole)들 내에 구리 재료가 매립되는 경우에도 적용될 수 있다.
본 발명의 설명에서는, 유기 층간막 내에 제공된 배선홈들 또는 홀들이 도전성 탄소층들로 변형되는 경우가 상세히 기술되었다. 도전성 탄소층 이외에 실리콘을 함유한 SiC층 또는 티타늄(Ti) 및 질소를 함유한 TiCN층이 배선홈들 또는 홀들의 변형용으로 형성될 수도 있다. 실리콘을 함유한 SiC층의 형성에는 실란(SiH4)과 CH4의 혼합 가스가 조사되는 한편, Ti와 N을 함유한 TiCN층의 형성에는 테트라키스디에틸아미노-티타늄(tetrakisdiethylamino-titanium; TTEAT) 또는 테트라키스디메틸아미노티타늄(TTMAT) 가스가 조사된다. 이들 조사 가스들은 플라즈마-여기될 수 있다.
전술된 실시예에서는 제1 구리 배선층만이 기술되었지만, 바람직한 실시예에 기술된 것과 동일한 방법으로 구리 배선층이 형성된다면, 홈 배선 구조의 구리 배선이 다층 구조로 형성될 수 있다.
전술된 설명으로부터 명백히 알 수 있는 바와 같이, 본 발명에서는 홈 배선 구조의 구리 배선에 있어서, 유기 층간막의 소정 영역에 배선층이 형성되고, 이 배선홈들의 내벽면은 플라즈마 처리에 의해 도전성 탄소층들로 변형되게 된다. 이도전성 탄소층이 성장 시드층용으로 사용되는 한편, 홈 배선 구조의 구리 배선은 구리 막을 피착하여 배선홈들을 매립시킴으로써 제조된다. 또한, 도전성 탄소층은 장벽층의 역할을 하여 구리 배선이 산화 또는 부식되는 것을 방지한다.
본 발명에 따른 도전성 탄소층이 얇고 균일한 층으로 형성됨으로써, 배선 치수가 매우 미세하게 되는 경우에도 홈 배선 구조의 구리 배선을 쉽게 형성할 수 있다. 구리 배선의 단면에서 도전성 탄소층이 차지하는 점유율이 10% 이하가 되기 때문에, 실제적인 배선 저항값은 종래 기술에서의 저항값에 비해 크게 감소될 수 있다.
본 발명에서는, 구리 배선이 상대적으로 작은 유전 상수를 가지는 유기 층간막으로 제조되기 때문에 배선의 기생 용량이 감소된다. 구리 재료의 저항값 및 용량이 감소되기 때문에, 배선층을 통한 전송 속도가 향상되어, 미세 가공된 반도체 장치에서조차도 반도체 장치의 고속 응답이 개선된다.
지금까지 기술된 본 발명에 따르면, 미세 가공된 홈 배선 구조의 구리 배선은 높은 신뢰도로 안정하게 제조되어, 고속 응답을 하는 고집적화된 반도체 장치의 제조를 촉진시킬 수 있다.
Claims (8)
- 반도체 장치의 구리 배선 구조를 제조하는 방법에 있어서,반도체 기판 상에 탄소를 주성분으로 함유하는 유기 층간막을 포함하는 배선 제조용 막을 형성하는 제1 단계;상기 배선 제조용 막의 상면측으로부터 공동부들을 형성하는 제2 단계;상기 유기 층간막의 오목부들의 내면측을 포함하는 표면을 변형하여 도전성 탄소층을 형성하는 제3 단계; 및상기 도전성 탄소층 상에 구리를 선택적으로 피착하는 제4 단계를 포함하는 것을 특징으로 하는 구리 배선 구조의 제조 방법.
- 제1항에 있어서, 상기 유기 층간막은 테트라플루오로카본(tetrafluorocarbon) 및 메탄(methane)을 포함하는 반응 가스를 이용한 플라즈마 CVD 공정에 의해 피착된 불소가 첨가된 비정질 탄소막인 것을 특징으로 하는 구리 배선 구조의 제조 방법.
- 제1항에 있어서, 상기 제1 단계는 상기 유기 층간막을 형성한 후 상기 유기 층간막 상에 무기 절연막을 형성하는 보조 단계를 포함하는 것을 특징으로 하는 구리 배선 구조의 제조 방법.
- 제3항에 있어서, 상기 무기 절연막은 본질적으로 실리콘 질화막을 포함하는 것을 특징으로 하는 구리 배선 구조의 제조 방법.
- 제3항에 있어서, 상기 제4 단계는 반응 가스로서 유기 구리 화합물을 사용한 CVD 공정에 의해 상기 구리를 피착하는 단계를 포함하는 것을 특징으로 하는 구리 배선 구조의 제조 방법.
- 제1항에 있어서, 상기 제3 단계는 플라즈마 조사를 이용하여 상기 유기 층간막의 노출면을 변형시켜 상기 도전성 탄소층을 형성하는 단계를 포함하는 것을 특징으로 하는 구리 배선 구조의 제조 방법.
- 제6항에 있어서, 상기 플라즈마 조사는 본질적으로 플라즈마 활성 수소 가스를 포함하는 반응 가스내에서 수행되는 것을 특징으로 하는 구리 배선 구조의 제조 방법.
- 제6항에 있어서, 상기 플라즈마 조사는 본질적으로 플라즈마 활성 알킬 가스를 포함하는 반응 가스내에서 수행되는 것을 특징으로 하는 구리 배선 구조의 제조 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP97-168813 | 1997-06-25 | ||
JP9168813A JP3031301B2 (ja) | 1997-06-25 | 1997-06-25 | 銅配線構造およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990007283A KR19990007283A (ko) | 1999-01-25 |
KR100306993B1 true KR100306993B1 (ko) | 2002-03-08 |
Family
ID=15874979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980023870A KR100306993B1 (ko) | 1997-06-25 | 1998-06-24 | 반도체장치에서절연막의공동내에매립된구리재료및공동과구리재료간에탄소층을포함하는구리배선구조및그제조방법 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6486559B1 (ko) |
JP (1) | JP3031301B2 (ko) |
KR (1) | KR100306993B1 (ko) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW413848B (en) | 1998-01-10 | 2000-12-01 | Tokyo Electron Ltd | Semiconductor device with insulation film made of fluorine added-carbon film and method of manufacturing the same |
JP4355039B2 (ja) * | 1998-05-07 | 2009-10-28 | 東京エレクトロン株式会社 | 半導体装置及び半導体装置の製造方法 |
KR100407682B1 (ko) * | 2000-06-26 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
TW523792B (en) * | 2000-09-07 | 2003-03-11 | Toshiba Corp | Semiconductor device and its manufacturing method |
KR100398038B1 (ko) * | 2000-12-18 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
KR100380154B1 (ko) * | 2001-06-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
US6531384B1 (en) * | 2001-09-14 | 2003-03-11 | Motorola, Inc. | Method of forming a bond pad and structure thereof |
JP2003188115A (ja) * | 2001-12-17 | 2003-07-04 | Shin Meiwa Ind Co Ltd | 半導体配線形成方法及び装置、半導体デバイス製造方法及び装置、並びにウエハ |
JP3556206B2 (ja) * | 2002-07-15 | 2004-08-18 | 沖電気工業株式会社 | 金属配線の形成方法 |
JP4290953B2 (ja) * | 2002-09-26 | 2009-07-08 | 奇美電子股▲ふん▼有限公司 | 画像表示装置、有機el素子および画像表示装置の製造方法 |
US7150622B2 (en) * | 2003-07-09 | 2006-12-19 | Molecular Imprints, Inc. | Systems for magnification and distortion correction for imprint lithography processes |
US6841466B1 (en) | 2003-09-26 | 2005-01-11 | Taiwan Semiconductor Manufacturing Company | Method of selectively making copper using plating technology |
DE10345393B4 (de) * | 2003-09-30 | 2007-07-19 | Infineon Technologies Ag | Verfahren zur Abscheidung eines leitfähigen Materials auf einem Substrat und Halbleiterkontaktvorrichtung |
US7220982B2 (en) * | 2004-07-27 | 2007-05-22 | Micron Technology, Inc. | Amorphous carbon-based non-volatile memory |
US7288784B2 (en) * | 2004-08-19 | 2007-10-30 | Micron Technology, Inc. | Structure for amorphous carbon based non-volatile memory |
US20090079080A1 (en) * | 2007-09-24 | 2009-03-26 | Infineon Technologies Ag | Semiconductor Device with Multi-Layer Metallization |
KR20100032644A (ko) * | 2008-09-18 | 2010-03-26 | 삼성전자주식회사 | 선택적 플라즈마 처리를 이용한 반도체 소자의 금속배선 형성방법 |
JP2011096705A (ja) * | 2009-10-27 | 2011-05-12 | Fujitsu Ltd | 基板製造方法及び基板 |
US8298948B2 (en) * | 2009-11-06 | 2012-10-30 | International Business Machines Corporation | Capping of copper interconnect lines in integrated circuit devices |
US8524329B2 (en) * | 2011-12-13 | 2013-09-03 | Lam Research Corporation | Electroless copper deposition |
US9543191B2 (en) | 2012-02-22 | 2017-01-10 | Zeon Corporation | Wiring structure having interlayer insulating film and wiring line without a barrier layer between |
US9530737B1 (en) | 2015-09-28 | 2016-12-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2021005675A (ja) * | 2019-06-27 | 2021-01-14 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、電子機器及び半導体装置の製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0244535B1 (en) * | 1986-05-05 | 1990-06-27 | Olin Hunt Sub Iii Corp. | Improved electroless plating process |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2808616B2 (ja) | 1988-10-25 | 1998-10-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JPH04350937A (ja) | 1991-05-29 | 1992-12-04 | Sony Corp | 銅配線の処理方法 |
JP3332456B2 (ja) | 1992-03-24 | 2002-10-07 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
JP2997371B2 (ja) | 1992-10-27 | 2000-01-11 | 川崎製鉄株式会社 | 集積回路装置 |
JP3333313B2 (ja) | 1994-04-21 | 2002-10-15 | 富士通株式会社 | 半導体装置の製造方法 |
EP0684652B1 (en) * | 1994-05-19 | 2005-11-09 | Canon Kabushiki Kaisha | Photovoltaic element, electrode structure thereof, and process for producing the same |
US5559367A (en) | 1994-07-12 | 1996-09-24 | International Business Machines Corporation | Diamond-like carbon for use in VLSI and ULSI interconnect systems |
CA2157257C (en) | 1994-09-12 | 1999-08-10 | Kazuhiko Endo | Semiconductor device with amorphous carbon layer and method of fabricating the same |
JP2748864B2 (ja) | 1994-09-12 | 1998-05-13 | 日本電気株式会社 | 半導体装置及びその製造方法及び非晶質炭素膜の製造方法及びプラズマcvd装置 |
JPH08102463A (ja) | 1994-09-30 | 1996-04-16 | Mitsubishi Electric Corp | 集積回路、その製造方法およびその薄膜形成装置 |
EP0751567B1 (en) | 1995-06-27 | 2007-11-28 | International Business Machines Corporation | Copper alloys for chip interconnections and method of making |
JPH0945771A (ja) | 1995-07-31 | 1997-02-14 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
JP3150095B2 (ja) * | 1996-12-12 | 2001-03-26 | 日本電気株式会社 | 多層配線構造の製造方法 |
JPH10173210A (ja) * | 1996-12-13 | 1998-06-26 | Canon Inc | 電極、その形成方法及び該電極を有する光起電力素子 |
JPH10214832A (ja) | 1997-01-29 | 1998-08-11 | Toshiba Corp | 多層配線構造及びその製造方法 |
-
1997
- 1997-06-25 JP JP9168813A patent/JP3031301B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-24 KR KR1019980023870A patent/KR100306993B1/ko not_active IP Right Cessation
- 1998-06-25 US US09/104,044 patent/US6486559B1/en not_active Expired - Lifetime
-
1999
- 1999-08-20 US US09/377,717 patent/US6482741B1/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0244535B1 (en) * | 1986-05-05 | 1990-06-27 | Olin Hunt Sub Iii Corp. | Improved electroless plating process |
Also Published As
Publication number | Publication date |
---|---|
US6482741B1 (en) | 2002-11-19 |
JP3031301B2 (ja) | 2000-04-10 |
JPH1116918A (ja) | 1999-01-22 |
KR19990007283A (ko) | 1999-01-25 |
US6486559B1 (en) | 2002-11-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100306993B1 (ko) | 반도체장치에서절연막의공동내에매립된구리재료및공동과구리재료간에탄소층을포함하는구리배선구조및그제조방법 | |
US5599740A (en) | Deposit-etch-deposit ozone/teos insulator layer method | |
JP3201967B2 (ja) | 低誘電率非晶質フッ素化炭素層を含む絶縁体及び相互接続構造 | |
US5614765A (en) | Self aligned via dual damascene | |
US8372739B2 (en) | Diffusion barrier for integrated circuits formed from a layer of reactive metal and method of fabrication | |
US8058728B2 (en) | Diffusion barrier and adhesion layer for an interconnect structure | |
KR19980063881A (ko) | 반도체 장치 및 그 제조 방법 | |
EP0424485B1 (en) | Fully recessed interconnection scheme with titanium-tungsten and selective cvd tungsten | |
US6027994A (en) | Method to fabricate a dual metal-damascene structure in a substrate | |
KR20010089242A (ko) | 반도체 장치 및 그 제조 방법 | |
US7566924B2 (en) | Semiconductor device with gate spacer of positive slope and fabrication method thereof | |
US6686643B2 (en) | Substrate with at least two metal structures deposited thereon, and method for fabricating the same | |
US6008127A (en) | Semiconductor device having etching stopper layer formed by oxidation and method of fabricating the same | |
EP1719181A1 (en) | Gradient deposition of low-k cvd materials | |
JP2573621B2 (ja) | 電気的相互接続部の製造方法 | |
US20030209805A1 (en) | Flourine doped SiO2 film and method of fabrication | |
JP2013093512A (ja) | 半導体装置の製造方法 | |
KR100780680B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
US7265025B2 (en) | Method for filling trench and relief geometries in semiconductor structures | |
KR100376873B1 (ko) | 반도체 장치의 배선 및 배선 연결부와 그 제조방법 | |
US6294483B1 (en) | Method for preventing delamination of APCVD BPSG films | |
US7041585B2 (en) | Process for producing an integrated electronic component | |
TWI838721B (zh) | 具有用於線後段互連及交叉點之改良隔離之減成法金屬蝕刻 | |
US11798806B2 (en) | Pattern forming method and method for manufacturing semiconductor device | |
KR100645930B1 (ko) | 반도체 소자의 구리 배선 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |