KR100305675B1 - 대전력소자 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000007788 liquid Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000011810 insulating material Substances 0.000 claims abstract description 6
- 239000011248 coating agent Substances 0.000 claims abstract description 4
- 238000000576 coating method Methods 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
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Abstract
Al과 B이 혼합된 액상 소스 도핑시 as-cut 기판을 이용하더라도 얼라인 마진 한계 없이 두 개 이상의 PN 접합을 갖는 고정밀 소자(예컨대, 파워 트랜지스터, IGBTs, 사이리스터 등) 제조가 가능하도록 한 대전력 소자 제조방법이 개시된다.
이를 구현하기 위하여 본 발명에서는, n형 as-cut 기판 상의 활성영역에 절연 재질의 제 1 마스크 패턴을 형성하는 단계와; 상기 결과물 전면에 Al과 B이 혼합된 p형 액상 소스를 코팅하는 단계와; 상기 액상 소스를 확산시켜 상기 기판 내의 비활성영역에 제 1 p형 불순물 도핑 영역을 형성하는 단계와; 상기 액상 소스와 상기 마스크 패턴을 제거하는 단계와; 상기 기판 상의 비활성영역에 절연 재질의 제 2 마스크 패턴을 형성하는 단계와; 상기 제 2 마스크 패턴에 의해 보호되지 못한 부분의 상기 기판 표면을 일정 두께 식각하여 그 표면 상태를 미러 폴리시드 상태와 유사하게 만드는 단계와; 상기 제 2 마스크 패턴을 제거하는 단계; 및 상기 제 1 p형 불순물 도핑 영역 사이의 상기 기판내에 제 2 p형 불순물 도핑 영역을 형성하는 단계로 이루어진 대전력 소자 제조방법이 제공된다.
Description
본 발명은 p형 불순물로서 Al과 B이 혼합된 액상 소스가 이용되더라도 소자의 특성 저하없이 두 개 이상의 PN 접합을 갖는 고정밀 소자(예컨대, 파워 트랜지스터, IGBTs, 사이리스터 등) 제조가 가능하도록 한 대전력 소자 제조방법에 관한 것이다.
Al과 B이 혼합된 불순물을 소스로 사용하는 확산 공정은 다른 p형 불순물(예컨대, B)들을 소스로 사용하는 확산공정에 비해 ① 실리콘과의 레티스 피트(lattice fit)가 좋고, ② 아주 높은 전압에도 견딜 수 있는 그레이디드(graded) 접합 형성이 가능하며, ③ 확산계수가 Ga(gallium)보다는 3배 그리고 B보다는 5배 정도 더 높아 pn 접합 형성시 확산시간을 줄일 수 있다는 등의장점을 지녀, 대전력 소자 제조시 폭넓게 적용되고 있다.
현재 널리 사용되고 있는 상기 혼합 소스의 도핑 방법으로는 크게, 진공 도핑법(vapour doping), 이온주입법(ion implant), Al-Si 합금(alloy)을 이용한 도핑법, 액상 확산원(liquid source)의 스핀 코팅에 의한 도핑법의 네가지를 들 수 있다.
상기 혼합 소스를 이용한 대전력 소자 제조시에는 통상, 표면이 거친 as-cut 상태(또는 lapped 상태)의 실리콘 기판이 사용되고 있는데, 이는 미러 폴리시드(mirror polished) 기판을 사용하여 소자 제조를 이룰 경우 B 원자의 주입은 용이하나 Al 원자의 주입이 용이하지 않아, 원하는 접합 깊이와 농도 분포를 가지도록 PN 접합을 형성할 수 없을 뿐 아니라 이로 인해 소자 구동시 심각한 특성 저하가 유발되기 때문이다. 이와 같이, Al 원자의 주입이 용이하지 않은 것은 미러 폴리시드 기판의 경우 그 표면 상태가 Al 원자를 포획할 수 있는 사이트(site)를 제공하지 못하기 때문이다.
따라서, p형 불순물로서 Al과 B이 혼합된 소스를 사용할 경우에는 기 언급된 여러 가지의 잇점을 지님에도 불구하고 as-cut 기판 사용으로 인해 야기되는 포토 공정 진행시의 얼라인 마진 한계로 인해 대전력 소자중에서도 한 개의 PN 접합만을 갖는 소자, 즉 대전류 다이오드나 정류기(rectifier) 등과 같은 소자 밖에 제조할 수가 없었다.
이에 본 발명의 목적은, Al과 B이 혼합된 액상 소스 도핑시 as-cut 기판을 이용하더라도 얼라인 마진 한계 없이 두 개 이상의 PN 접합을 갖는 고정밀 소자(예컨대, 파워 트랜지스터, IGBTs, 사이리스터 등) 제조가 가능하도록 한 대전력 소자 제조방법을 제공함에 있다.
도 1a 내지 도 1g는 본 발명에 의한 대전력 소자 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, n형 as-cut 기판 상의 활성영역에 절연 재질의 제 1 마스크 패턴을 형성하는 단계와; 상기 결과물 전면에 Al과 B이 혼합된 p형 액상 소스를 코팅하는 단계와; 상기 액상 소스를 확산시켜 상기 기판 내의 비활성영역에 제 1 p형 불순물 도핑 영역을 형성하는 단계와; 상기 액상 소스와 상기 마스크 패턴을 제거하는 단계와; 상기 기판 상의 비활성영역에 절연 재질의 제 2 마스크 패턴을 형성하는 단계와; 상기 제 2 마스크 패턴에 의해 보호되지 못한 부분의 상기 기판 표면을 일정 두께 식각하여 그 표면 상태를 미러 폴리시드 상태와 유사하게 만드는 단계와; 상기 제 2 마스크 패턴을 제거하는 단계; 및 상기 제 1 p형 불순물 도핑 영역 사이의 상기 기판내에 제 2 p형 불순물 도핑 영역을 형성하는 단계로 이루어진 대전력 소자 제조방법이 제공된다.
이와 같이 대전력 소자를 제조할 경우, 기판 내의 비활성영역에 제 1 p형 불순물 도핑 영역을 형성하여 한 개의 PN 접합을 이룬 상태에서 활성영역의 기판을 일정 두께 리세스(recess)시켜, 이 부분의 기판 표면을 미러 폴리시드 상태와 유사하게 만들어 주는 방식으로 공정 진행이 이루어지므로, 얼라인 마진 한계없이도 후속 공정(예컨대, 베이스와 에미터 형성을 위한 불순물 도핑 공정) 진행이 가능하게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1a 내지 도 1g는 본 발명에서 제안된 대전력 소자 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 6 단계로 구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, 두 개의 PN 접합을 갖는 소자 제조방법에 대하여 살펴본다.
제 1 단계로서, 도 1a에 도시된 바와 같이 n형의 as-cut 실리콘 기판(100)을 준비한 다음, 상기 기판(100) 상의 활성영역에 질화막 재질의 제 1 마스크 패턴(102a)을 형성한다. 이때, 상기 기판(100)은 콜렉터로 작용된다.
제 2 단계로서, 도 1b에 도시된 바와 같이 상기 결과물 전면에 Al과 B이 혼합된 p형의 액상 소스(104)를 코팅(coating)한다.
제 3 단계로서, 도 1c에 도시된 바와 같이 상기 액상 소스(104)를 확산시켜 기판(100) 내의 비활성영역에 p형의 제 1 불순물 도핑 영역(106)을 형성한다. 이때, 상기 제 1 불순물 도핑 영역(106)은 전기적 접합 고립영역으로 작용된다.
제 4 단계로서, 도 1d에 도시된 바와 같이 상기 액상 소스(104)와 제 1 마스크 패턴(102a)을 제거한다.
제 5 단계로서, 도 1e에 도시된 바와 같이 기판(100) 상의 비활성영역에 질화막 재질의 제 2 마스크 패턴(102b)을 형성한다.
제 6 단계로서, 도 1f에 도시된 바와 같이 제 2 마스크 패턴(102b)에 의해 보호되지 못한 부분의 기판 표면(활성영역을 나타냄)을 일정 두께 식각하여, 활성영역의 기판(100) 표면을 미러 폴리시드 상태와 유사하게 만든다.
제 7 단계로서, 도 1g에 도시된 바와 같이 제 2 마스크 패턴(102b)을 제거하고, 통상의 방법에 의거하여 제 1 p형 불순물 도핑 영역(106) 사이의 기판(100) 내에 제 2 p형 불순물 도핑 영역(108)을 형성하므로써, 본 공정 진행을 완료한다. 이때, 상기 제 2 불순물 도핑 영역(108)은 베이스로 작용되며, 상기 도핑 영역(108)은 미러 폴리시드와 유사한 표면 상태를 갖는 기판(100) 내에 형성되므로 베이스의 원하는 접합 깊이 및 농도 분포를 확보하기 위하여 p형 불순물로서 Al, B의 혼합 소스 대신에 B의 단일 소스가 이용된다.
그 결과, 접합 고립영역으로 작용하는 제 1 p형 불순물 도핑 영역(106)과 콜렉터로 작용하는 n형의 as-cut 기판(100)이 제 1 PN 접합을 이루고, 베이스로 작용하는 제 2 p형 불순물 도핑 영역(108)과 콜렉터로 작용되는 n형의 as-cut 기판(100)이 제 2 PN 접합을 이루는 구조의 대전력 소자가 완성된다.
이와 같이 대전력 소자를 제조할 경우, 제 1 PN 접합 형성후 별도의 식각 공정을 통해 활성영역의 기판(100)을 일정 두께 식각해 주어, 이 부분의 기판 상태를 미러 폴리시드와 유사하게 만들어 준 상태에서 후속 베이스 형성 공정이 진행되므로, 포토 공정 진행시 야기되는 얼라인 마진 한계없이도 활성영역에 능동소자를 제조할 수 있게 되고, 그 결과 as-cut 기판을 사용하더라도 파워 트랜지스터, IGBTs, 사이리스터 등과 같이 두 개 이상의 접합을 갖는 고성능의 소자 구현이 가능하게된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 제 1 PN 접합 형성후 별도의 식각 공정을 통해 활성영역의 기판을 인위적으로 미러 폴리시드 상태와 유사하게 만들어 주므로써, Al과 B이 혼합된 액상 소스 도핑시 as-cut 기판을 사용하더라도 얼라인 마진 한계 없이 두 개 이상의 PN 접합을 갖는 고정밀 소자(예컨대, 파워 트랜지스터, IGBTs, 사이리스터 등)를 제조할 수 있게 된다.
Claims (3)
- n형 as-cut 기판 상의 활성영역에 절연 재질의 제 1 마스크 패턴을 형성하는 단계와;상기 결과물 전면에 Al과 B이 혼합된 p형 액상 소스를 코팅하는 단계와;상기 액상 소스를 확산시켜 상기 기판 내의 비활성영역에 제 1 p형 불순물 도핑 영역을 형성하는 단계와;상기 액상 소스와 상기 마스크 패턴을 제거하는 단계와;상기 기판 상의 비활성영역에 절연 재질의 제 2 마스크 패턴을 형성하는 단계와;상기 제 2 마스크 패턴에 의해 보호되지 못한 부분의 상기 기판 표면을 일정 두께 식각하여 그 표면 상태를 미러 폴리시드 상태와 유사하게 만드는 단계와;상기 제 2 마스크 패턴을 제거하는 단계; 및상기 제 1 p형 불순물 도핑 영역 사이의 상기 기판내에 제 2 p형 불순물 도핑 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 대전력 소자 제조방법.
- 제 1항에 있어서, 상기 제 1 및 제 2 마스크 패턴은 질화막으로 형성하는 것을 특징으로 하는 대전력 소자 제조방법.
- 제 1항에 있어서, 상기 제 2 p형 불순물 도핑 영역은 B을 확산 소스로 이용하여 형성하는 것을 특징으로 하는 대전력 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990054685A KR100305675B1 (ko) | 1999-12-03 | 1999-12-03 | 대전력소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990054685A KR100305675B1 (ko) | 1999-12-03 | 1999-12-03 | 대전력소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010054061A KR20010054061A (ko) | 2001-07-02 |
| KR100305675B1 true KR100305675B1 (ko) | 2001-10-17 |
Family
ID=19623371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990054685A KR100305675B1 (ko) | 1999-12-03 | 1999-12-03 | 대전력소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100305675B1 (ko) |
-
1999
- 1999-12-03 KR KR1019990054685A patent/KR100305675B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010054061A (ko) | 2001-07-02 |
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| GRNT | Written decision to grant | ||
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