KR100304868B1 - 가변길이디코더장치 - Google Patents

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Abstract

본 발명은 가변길이 디코더(Variable Length Decoder)에 관한 것으로, 특히 하드웨어(Hardware)의 크기를 줄여 IC화가 가능하도록 한 가변길이 디코더장치에 관한 것으로 입력데이타를 로드 및 시프트하고, 시스템 클럭신호에 따라 래치하는 입력&시프터부(14)와, 상기 입력&시프터부(14)의 출력데이터를 디코딩하는 코드디코더(15), 디코딩되고 있는 코드의 비트수를 출력하는 길이디코더(16)로 된 디코더부(17)와, 상기 길이디코더(16)의 출력 및 시스템 클럭신호를 입력받아 코드의 비트수를 누적하면서, 이 누적된 비트수에 상응하는 로드길이가 설정된 코드길이보다 큰가 작은가에 따라 로드/시프트를 달리하는 로드 및 시프트신호를 출력하는 제어부(19)를 포함하여 구성된 것이다.

Description

가변길이 디코더장치
제1도는 종래의 가변길이 디코더 회로 블럭도.
제2도는 바렐 시프터의 동작을 나타낸 개략도.
제3도는 본 발명의 가변길이 디코더 회로 블록도.
제4도는 시프트/로드의 생성을 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
11, 12, 13 : 레지스터 14 : 입력 및 시프터부
15 : 코드 디코더 16 : 길이 디코더
17 : 디코더부 18 : 타이밍&제어부
19 : 제어부
본 발명은 가변길이 디코더(Variable Length Decoder)에 관한 것으로, 특히 하드웨어(Hardware)의 크기를 줄여 IC화가 가능하도록 한 가변길이 디코더장치에 관한 것이다.
가변길이 디코더는 디지털 HDTV(High Definition TV)의 수신단에 있는 회로 블럭으로, 가변길이 코딩되어 있는 데이터를 디코딩하여 각 코드의 코드값 및 길이를 생성한다.
제1도는 종래의 기술을 설명하기 위한 가변길이 디코더의 회로블럭도로써, 이로부터 종래기술을 설명하면 다음과 같다.
입력데이타값을 저장하고 필요에 따라 그 데이터를 출력하는 제1레지스저(1), 제2레지스터(2)로 된 레지스터부(3)와, 레지스터부(3)로부터 정보를 받아, 디코팅된 비트들은 스킵(Skip)하고, 나머지 비트를 출력하는 바렐 시프터(Barrel Shifter)부(4)로 된 입력&시프터부(5)와, 바렐 시프터(4)의 출력비트를 받아 디코딩하여 출력하는 코드디코더(6), 디코딩되고 있는 코드의 비트수를 출력하는 길이 디코더(7)로 이루어진 디코더부(8)와, 길이디코더(7)의 출력을 받아 가산하여, 제1, 2레지스터(1, 2)에 로드(Load)신호를 출력하고, 바렐 시프터(4)에 시프트 신호를 출력하는 가산기(9)로 된 제어부(10)를 포함하여 가변길이 디코더 회로가 구성된다.
이와 같은 회로로 구성되는 가변길이 디코더의 동작을 16비트의 데이터 입력을 예로 들어 설명하면 다음과 같다.
먼저, 제1레지스터(1)는 가산기(9)에서 출력하는 로드(Load)신호에 따라, 외부로부터 입력되는 데이터를 로드하고 이때 제2레지스터(2)는 제1레지스터(1)의 16비트 출력을 로드한다.
상기 레지스터부(3)에서 출력되는 32비트의 데이터를 입력받은 바렐 시프터(4)는 가산기(9)의 제어신호에 따라 이미 디코딩된 비트들을 스킵(Skip)하고 난 나머지 중에서 일정비트, 예를 들어 16비트를 출력한다.
그리고, 바렐 시프터(4)로부터 출력되는 16비트의 데이터는 코드 디코더(6)와 길이디코더(7)에 입력되어, 코드디코더(6)에서 디코딩하여 코드값을 출력하고, 이와 동시에 길이 디코더(7)는 디코딩되고 있는 코드의 비트수를 출력한다.
이때 디코딩되는 코드의 길이는 이전 길이와 계속 가산기(9)에서 더해지면서 누적값으로부터 바렐 시프터(4)의 시프트값이 결정되고, 가산기(9)에서의 자리올림은 제1, 2레지스터(1, 2)의 로드동작을 실행한다.
제2도는 제1도에서의 바렐 시프터(4)의 동작을 나타낸 것으로, 레지스터부(3)로부터 입력되는 32비트(S, S+1··· S+15) 중에서 디코딩된 비트 이외의 비트(출력(0···15))만을 출력한다.
이와 같은 종래의 기술은 한 클럭동안에 임의의 개수의 시프트를 허용하도록 하는 바렐 시프터를 사용함으로써 하드웨어가 불필요하게 커지고, 이 장치를 집적회로(IC)화 하고자 할 때 바렐 시프터의 다중/컴팩트 금속라인으로 인해 누화, 지연 등의 문제 및 이것으로 인하여 돌발사고(Glitch), 고장(Malfunction) 등의 문제가 있다.
본 발명은 이와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로, 디코더장치를 IC화가 가능하도록 하여, 하드웨어의 크기를 줄이는데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제3도는 본 발명은 설명하기 위한 가변길이 디코더의 회로 블록도를 나타낸 것으로, 입력데이타를 저장하고 출력하는 로드/시프트 기능을 가진 제1레지스터(11)와, 제1레지스터(11)의 출력을 입력으로 하는 제2레지스터(12), 제2레지스터(12)의 출력을 받아 저장하였다가 출력하는 제3레지스터(13)로 된 입력&시프터부(14)와, 상기 제3레지스터(3)의 출력비트를 받아 디코딩하여 출력하는 코드디코더(15)와, 길이디코더(16)로 된 디코더부(17)와, 길이디코더(16)의 출력과 시스템 클럭신호를 받아, 제1, 2레지스터(11, 12)에 로드(Load) 및 시프트 제어신호를 인가하는 타이밍 및 제어부(18)로 된 제어부(19)를 포함하여 가변길이 디코더 회로가 구성된다.
즉, 종래의 가변길이 디코더에서 디코더 블록은 바뀌지 않고 입력 및 시프터 블록 중 제1, 2레지스터는 로드/시프트 기능을 가진 레지스터로 바뀌었다.
또한 제어부는 가산기만으로 이루어졌는데, 이것이 타이밍&제어부로 바뀌었다.
이와 같은 본 기술에서 입력데이타가 16비트인 경우를 예로 들어 설명한다.
먼저 제1레지스터(11)에 데이터가 입력되면 타이밍&제어부(18)의 로드 및 시프트 신호에 따라 입력된 데이터가 로드 및 시프트되고, 이때 제2레지스터(12)에는 제1레지스터(11)의 16비트 출력이 로드 및 시프트된다.
이 비트값에서 안정된 값을 시스템 클럭신호에 의해 제3레지스터(13)에서 래취(Latch)한다.
그리고 제3레지스터(13)에서 래치된 이외의 출력비트는 코드디코더(15)에서 디코딩되어 출력되고, 길이 디코더(16)는 이때 디코딩되고 있는 코드의 비트 수를 출력한다.
이 비트출력은 타이밍&제어부(18)에 입력되어 로드신호를 출력하도록 한다.
제4도는 제3도에서 신호파형과 데이터를 나타낸 것으로, 제4(a)도는 시프트가 16이하일 경우이고, 제4(b)도는 시프트가 16이상일 경우를 나타낸 것이다.
즉, 시프트와 로드신호는 시스템 클럭이 하이일 때 생성되는데, 시프트는 우선 현재 디코딩되고 있는 코드의 비트수를 시스템 클럭에 의해 작은 클럭 형태로 출력한다.
현재 코드의 길이는 계속 더해지면서, 그 값이 16보다 큰가, 작은가에 따라 로드/시프트를 달리 만든다.
즉, 우선 이 시프트값이 16보다 작을 때에는 로드 1, 2는 계속 “L” 이고 시프트는 누적된 개수만큼의 클럭인 반면, 누적된 시프트값이 16보다 클 때에는 현재까지 누적된 클럭펄스가 16이 될 때까지 클럭펄스를 생성한 후, 제4(b)도와 같이 누적된 클럭펄스가 16이 되면 로드 1을 하나의 클럭펄스로 만들고, 입력된 클럭펄스(예를 들어 3)에서 수산된 값 16이 될 때까지 가산된 클럭펄스를 제외한 나머지의 출력펄스(3-1=2)를 만든다.
따라서, 가변길이 디코더의 초기상태에서는 로드 1, 2에 두 개의 클럭을 각각 주어 데이터를 초기화한다.
이와 같은 본 발명의 가변길이 디코더 장치는 하드웨어의 크기를 줄일 수 있고 종래의 기술에서 디코더장치를 집적 회로화시키고자 할 때 발생하는 누화 및 지연 등에 의한 돌발사고와 고장 등을 방지할 수 있다.
또한 HDTV의 시스템 블록 중 가변길이 디코더를 IC화 시킬 수 있는 효과가 있다.

Claims (3)

  1. 입력데이타를 로드 및 시프트하고, 시스템 클럭신호에 따라 래치하는 입력&시프터부(14)와, 상기 입력&시프터부(14)의 출력데이터를 디코딩하는 코드디코더(15)와, 디코딩되고 있는 코드의 비트수를 출력하는 길이디코더(16)로 된 디코더부(17)와, 상기 길이디코더(16)의 출력 및 시스템 클럭신호를 입력받아 코드의 비트수를 누적하면서, 이 누적된 비트수에 상응하는 코드길이가 설정된 코드길이보다 큰가 작은가에 따라 로드/시프트를 달리하는 로드 및 시프트신호를 출력하는 제어부(19)를 포함하여 구성됨을 특징으로 하는 가변길이 디코딩장치.
  2. 제1항에 있어서, 입력&시프터부(14)는 로드/시프트 기능을 가진 제1, 2레지스터(11, 12)와, 로드기능을 가진 제3레지스터(13)로 이루어짐을 특징으로 하는 가변길이 디코더 장치.
  3. 제1항에 있어서, 제어부(19)는 타이밍&제어부(18)로 이루어짐을 특징으로 하는 가변길이 디코더장치.
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