KR100304719B1 - 트렌치형 게이트를 갖는 전력용 반도체 소자 및 그 제조방법 - Google Patents

트렌치형 게이트를 갖는 전력용 반도체 소자 및 그 제조방법 Download PDF

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Abstract

트렌치형 게이트 구조를 갖는 전력 반도체 소자가 기재되어 있다. 이는, 제1 도전형의 제1 반도체층과, 제1 반도체층의 일면에 형성된 제2 도전형의 제2 반도체층, 그리고 제2 반도체층을 관통하고 동일한 깊이를 가지며 서로 평행하게 형성된 복수의 분리영역들을 구비하되, 제2 반도체층은 최외곽 반도체영역을 가지면서 복수의 분리영역들에 의해 복수의 반도체영역으로 분리되고, 최외곽 반도체영역은, 복수의 분리영역들의 말단부 사이에 형성되며 분리영역보다 얕은 깊이의 제1 반도체영역과, 분리영역들중 최외곽 분리영역의 주변부와, 나머지 분리영역들의 말단부 주변부를 둘러싸며 칩 전체에 걸쳐 연결된 제2 반도체영역으로 이루어져 있다.

Description

트렌치형 게이트를 갖는 전력용 반도체 소자 및 그 제조방법{Trench gated power semiconductor device and fabricating method thereof}
본 발명은 전력용 반도체 소자 및 그 제조방법에 관한 것으로, 특히 최외곽부에서 전계가 집중되고 래치-업 현상이 발생되는 것을 억제시킨 트렌치형 게이트를 갖는 전력용 반도체 소자 및 그 제조방법에 관한 것이다.
최근 응용 기기의 대형화·대용량화 추세에 따라 높은 브레이크다운 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력제어용 반도체 소자의 필요성이 대두되고 있다. 이러한 전력 제어용 반도체 소자는 정상 동작 상태에서 전력의 손실이 매우 작아야 하며, 시스템의 소형화 경향에 따라 점차 소형화되고 있다. 이와 같은 전력 제어용 반도체 소자로는, 통상 플래너 확산(planar diffusion) 기술을 이용한 디모스(DMOS) 트랜지스터 구조가 사용되었으나, 최근에는 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하고 그 내부를 게이트 도전층으로 매립하는 트렌치형 게이트를 갖는 트랜지스터 구조가 연구되고 있다.
일반적으로, 트렌치형 게이트를 갖는 전력용 반도체 소자, 예컨대 트렌치형 IGBT(Insulated Gate Bipolar Transistor)에서 최외곽 트렌치의 외면에 인접하여 형성된 최외곽 바디 영역(body region)은 다른 바디 영역과 동일한 깊이를 갖도록형성된다. 따라서 최외곽 트렌치의 하부 모서리에는 다른 트렌치보다 강한 전계가 집중되어 소자의 특성을 열화시키는 원인이 된다. 이러한 최외곽 트렌치의 하부 모서리에 전계가 집중되는 것을 방지하기 위한 방법이 미국 특허 제5,525,821호에 개시되어 있는데, 도면을 참조하여 간략히 설명한다.
도 1은 미국 특허 제5,525,821호에 개시된 트렌치형 게이트를 갖는 전력용 반도체 소자의 최외곽을 나타낸 레이아웃도이고, 도 2는 상기 레이아웃도의 선 Ⅱ-Ⅱ'를 따라 도시한 단면도이다. 도 1 및 도 2에서, 동일한 참조번호는 동일 부분을 나타낸다.
도 1 및 도 2를 참조하면, 콜렉터 영역으로 사용되는 P+반도체기판(2) 위에 N+버퍼층(4)이 형성되어 있다. N+버퍼층(4) 위에는 N_드리프트층(6)이 형성되어 있다. N_드리프트층(6) 위에는 복수개의 P 바디 영역(8)이 트렌치 게이트 전극들(12)에 의해 일정 간격으로 서로 분리되도록 형성되어 있다. 각각의 트렌치 게이트 전극(12)은 게이트 도전층(10)과, 그 게이트 도전층(10)을 둘러싸는 게이트 절연막(11)으로 구성되어 있다. P 바디 영역의 상부 표면 아래에는 N+에미터 영역(14)이 형성되어 있다. 그리고 에미터 전극(16)이 N+에미터 영역(14)과 전기적으로 연결되도록 형성되어 있으며, 콜렉터 전극(18)이 P+반도체기판(2)과 전기적으로 연결되도록 형성되어 있다.
특히 트렌치 게이트 전극들(12) 중에서 최외곽에 위치하는 트렌치 게이트 전극(12-1)에 인접하는 최외곽 P 바디영역(Ⅰ영역)의 바닥면의 위치에 따라 최외곽 트렌치 게이트 전극(12-1)의 전계집중 정도를 조절할 수 있다. 예를 들면 최외곽 트렌치 게이트 전극(12-1)의 하부 모서리 부분에 전계가 집중되는 것을 방지하기 위하여, 최외곽 P 바디영역(Ⅰ영역)의 바닥면의 위치가, 최외곽 트렌치 게이트 전극(12-1)의 바닥면에 맞닿아 있거나(참조부호 'A'), 최외곽 P 바디영역(Ⅰ영역) 이외의 P 바디영역(Ⅱ영역)보다는 깊지만, 최외곽 트렌치 게이트 전극(12-1)의 바닥면보다는 얕거나(참조부호 'B'), 일정 부분에서는 P 바디영역(Ⅱ영역)과 같지만 나머지 부분에서는 최외곽 트렌치 게이트 전극(12-1)의 바닥면보다 깊거나(참조부호 'C'), P 바디영역(Ⅱ영역) 및 최외곽 트렌치 게이트 전극(12-1)의 바닥면보다 깊거나(참조부호 'D'), 또는 P 바디영역(Ⅱ영역)보다 깊고 최외곽 트렌치 게이트 전극(12-1)을 감싸고 있는 구조(참조부호 'E')들이 제안된 바 있다.
그러나, 이와 같이 여러 가지로 제안된 구조는 모두 도 1의 Ⅱ-Ⅱ'방향에서의 전계집중 감소만을 고려하여 제안된 구조들이다. 그러나, 트렌치형 게이트 구조를 갖는 전력용 반도체 소자의 경우, 도 1의 Ⅱ-Ⅱ' 방향보다는 Ⅰ-Ⅰ' 방향의 끝단에서의 전계의 집중을 어떻게 완화시키는가 하는 것이 오히려 더 중요하다. 그 이유는, Ⅱ-Ⅱ' 방향에서는 전계집중이 한 방향으로만 일어나지만, Ⅰ-Ⅰ' 방향에서는 모든 방향에서 전계집중이 일어나기 때문이다. 이를 모형도를 참조하면서 설명하면 다음과 같다.
도 3은 최외곽 트렌치 게이트 전극(12-1)으로의 전계의 집중 정도를 서로 다른 방향에 따라 어떻게 다른가를 설명하기 위한 모형도이다.
도 3에 도시된 바와 같이, 최외곽 트렌치 게이트 전극(12-1)의 바닥면에서, Ⅱ-Ⅱ' 방향의 경우, ∠θ(X,-Z) 방향으로 전계가 집중되는 반면에, Ⅰ-Ⅰ' 방향의 경우, ∠θ［(X,-Z),(-Y,-Z),(-X,-Y)］의 여러 방향으로 전계가 집중된다. 따라서, 소자의 브레이크 다운 전압을 감소시키지 않고 내압을 증가시키기 위해서는, 무엇보다도 Ⅰ-Ⅰ' 방향으로의 전계집중을 완화시킬 수 있는 방법이 절실히 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치형 게이트를 갖는 전력용 반도체 장치에서 최외곽 트렌치 게이트 전극에 전계가 집중되는 것을 방지하고, 이와 함께 래치-업의 발생을 억제할 수 있는 구조의 트렌치형 게이트를 갖는 전력용 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 트렌치형 게이트를 갖는 전력용 반도체 소자를 제조하는 방법을 제공하는 것이다.
도 1은 종래의 트렌치형 게이트를 갖는 전력용 반도체 소자의 최외곽을 나타낸 레이아웃도이다.
도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 도시한 단면도이다.
도 3은 최외곽 트렌치 분리영역에서의 전계의 집중을 설명하기 위한 모형도이다.
도 4는 본 발명의 일 실시예에 의한 트렌치형 게이트를 갖는 전력용 반도체 소자의 일부를 나타낸 레이아웃도이다.
도 5 내지 도 8은 도 4의 선 Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ' 를 따라 각각 나타낸 단면도들이다.
도 9 및 도 10은 본 발명의 다른 실시예에 의한 트렌치형 게이트를 갖는 전력용 반도체 소자의 단면도들이다.
도 11 내지 도 16b는 본 발명에 따른 트렌치형 게이트를 갖는 전력용 반도체 소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
도 17은 본 발명과 비교하기 위한 일 예의 전력 반도체 소자의 평면도이다.
도 18은 도 17에 도시된 평면도의 Ⅷ-Ⅷ'선 방향의 단면도이다.
도 19는 본 발명과 비교하기 위한 다른 예의 전력 반도체 소자의 단면도이다.
상기 과제를 이루기 위하여 본 발명에 의한 트렌치형 게이트 구조를 갖는 전력 반도체 소자는, 제1 도전형의 제1 반도체층; 상기 제1 반도체층의 일면에 형성된 제2 도전형의 제2 반도체층; 및 상기 제2 반도체층을 관통하고 동일한 깊이를 가지며 서로 평행하게 형성된 복수의 분리영역들을 구비하되, 상기 제2 반도체층은 최외곽 반도체영역을 가지면서 상기 복수의 분리영역들에 의해 복수의 반도체영역으로 분리되고, 상기 최외곽 반도체영역은, 상기 복수의 분리영역들의 말단부 사이에 형성되며 상기 분리영역보다 얕은 깊이의 제1 반도체영역과, 상기 분리영역들중 최외곽 분리영역의 주변부와, 나머지 분리영역들의 말단부 주변부를 둘러싸며 칩 전체에 걸쳐 연결된 제2 반도체영역으로 이루어진 것을 특징으로 한다.
본 발명의 바람직한 예에 있어서, 상기 분리영역은 상기 제1 반도체층에 형성된 트렌치에 매립된 전극과, 상기 전극을 둘러싸는 절연막으로 이루어진다. 그리고, 상기 분리된 복수의 반도체영역의 표면 아래에 형성된 제1 도전형의 제3 반도체층과, 상기 제1 반도체층의 이면에 형성된 제2 도전형의 제4 반도체층을 더 구비할 수 있다.
그리고, 상기 제2 반도체층에서, 상기 최외곽 반도체영역은 상기 분리된 복수의 반도체영역보다 높은 농도를 가지며, 상기 분리영역은 상기 최외곽 반도체영역보다 깊거나, 동일한 깊이를 갖는 것이 바람직하다.
그리고, 상기 복수의 반도체영역의 하부에, 상기 제1 반도체층보다 높은 농도의 제1 도전형의 제5 반도체층을 더 구비할 수 있다.
본 발명의 다른 기술적 과제를 이루기 위하여 본 발명에 의한 전력 반도체 소자의 제조방법은, (a) 반도체기판에 형성된 제1 도전형의 제1 반도체층 상에,제2 도전형의 제2 반도체층을 형성하는 단계와, (b) 상기 제2 반도체층을 관통하는 복수의 트렌치를 형성하는 단계와, (c) 상기 트렌치의 내벽에 게이트절연막을 형성하는 단계와,(d) 상기 트렌치에 매립된 게이트를 형성하는 단계와, (e) 상기 제2 반도체층의 표면 아래에 복수의 제1 도전형의 제3 반도체층을 형성하는 단계와, (f)결과물을 덮는 층간절연막을 형성하는 단계, 및 (g) 상기 제2 반도체층, 제3 반도체층 및 게이트와 각각 연결된 전극을 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (a) 단계에서 제2 반도체층을 형성하는 단계 전에, 제1 반도체층 상에, 상기 제1 반도체층보다 높은 농도의 제3 반도체층을 형성하는 단계를 더 구비할 수 있다. 그리고, 상기 (a) 단계는 상기 제1 반도체층 상부에 제2 도전형의 저농도의 반도체층을 형성하는 단계와, 상기 저농도의 반도체층의 외곽부에 고농도의 반도체층을 형성하는 단계로 이루어진다.
상기 (b) 단계에서, 상기 트렌치를 제2 반도체층의 최저 깊이보다 깊게 형성하거나, 동일한 깊이로 형성할 수 있다.
그리고, 상기 (d) 단계는, 게이트절연막이 형성된 결과물 상에 도우프된 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막을 에치백하여 상기 트렌치에 매립되도록 하는 단계로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 의한 트렌치형 게이트를 갖는 전력용 반도체 소자를 나타낸 레이아웃도이다.
도면 참조부호 '100'은 트렌치를, '105'는 트렌치의 끝단에서 트렌치 내에 형성된 게이트와 게이트전극의 콘택을 위한 폴리실리콘막 패턴을, '110'은 상기 폴리실리콘막 패턴과 게이트전극을 접속시키기 위한 콘택을, '115'는 P+바디영역을,'120'은 P++영역을, '125'는 N+에미터영역을, 그리고 '130'은 에미터영역과 에미터전극의 접속이 이루어지는 에미터콘택을 나타낸다.
도 4에 따르면, P+바디영역(115)이, 도 17에 도시된 종래의 트렌치 게이트형 전력 반도체 소자와는 달리, 게이트콘택을 위한 폴리실리콘막 패턴(105)과 오버랩 되지 않도록 형성됨을 알 수 있다. 그 이유는 다음에 설명될 실험예에서 상세히 설명하기로 한다.
도 5 내지 도 8은 상기 도 4의 Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선, Ⅶ-Ⅶ'선 및 Ⅷ-Ⅷ'선 방향의 단면도를 각각 나타낸다. 도 5 내지 도 8에서 동일한 부분에 대해서는 동일한 참조번호를 인용하였고, P형 반도체기판을 사용하는 구조를 예로 들었다.
도 5내지 도 8을 참조하면, 고농도(P++)의 반도체기판(40) 위에 N+에피택셜층(42)이 형성되어 있고, 그 위에 N_에피택셜층(44)이 형성되어 있다. N_에피택셜층 위에는 복수개의 P_바디영역(48)이 트렌치 분리영역(56+58)에 의해 전기적으로 서로 분리되도록 형성되어 있고, 최외곽 트렌치의 외곽에는 P+바디영역(52)이 형성되어 있다. 상기 P-바디영역(48)의 하부에는 소자의 순방향 전압강하를 감소시키기 위하여 상기 N-에피택셜층(44)보다 높은 농도의 N0에피택셜층(45)이 형성되어 있다.
트렌치 분리영역은 도우프된 폴리실리콘으로 이루어진 게이트(58)와, 그 게이트를 둘러싸는 산화막으로 이루어진 게이트절연막(56)으로 구성되어 있다.
P-바디영역(48)의 상부 표면 아래에는 N+에미터영역(60)과, 래치업(latch-up) 발생을 억제하기 위한 P형 불순물영역(62)이 형성되어 있다. 그리고, 결과물을 덮는 층간절연막(64)이 형성되어 있고, 에미터전극(E)과 콜렉터전극(C)이 각각 형성되어 있다.
상기 최외곽 트렌치의 외곽에 형성된 P+바디영역(52)이 트렌치의 깊이보다 얕게 형성되어 있다. 특히, 도 4의 Ⅷ-Ⅷ'선 방향의 단면도인 도 8을 참조하면, 게이트(58)와 게이트전극(G)의 콘택이 이루어지는 부분(58a)의 하부에는 P+바디영역(52)이 형성되지 않고 P-바디영역(48)만 형성되어 있음을 알 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예에 의한 트렌치형 게이트를 갖는 전력 반도체 소자의 단면도들로서, 각각 도 4의 Ⅴ-Ⅴ' 및 Ⅷ-Ⅷ' 방향의 단면도들이다. 도 5 및 도 8과 동일한 참조번호는 동일한 부분을 나타낸다.
도 9 및 도 10을 참조하면, 도 5 및 도 8에 도시된 전력 반도체 소자에 비해 트렌치 게이트의 깊이가 얕아졌으며, N0에피택셜층이 생략된 구조를 나타낸다.
동작
다음은, 도 5를 참조하여 본 발명의 전력 반도체 소자의 래치업 억제과정에 대해 설명하기로 한다.
콜렉터전극(C)에 정전압을, 에미터전극(E)에 접지전위를 유지하면서 게이트전극(G)에 정전압을 인가하면, 트렌치 내벽의 게이트산화막(56)을 사이에 두고 P_바디영역(48)중 게이트산화막(56)에 인접해 있는 영역에서 반전층(inversion layer)이 형성되고, 에미터영역(60)에서 N-에피택셜층(44)으로 전자전류가 흐르게 된다. 이 때, 콜렉터(C)와 에미터(E) 사이의 전위는 초기 P-/N-접합영역이 역바이어스 상태에서, 채널영역에 반전층이 생김으로써 P++반도체층(40)에서 N+버퍼층(42)으로의 순방향 바이어스 상태가 되고, 이 영역에서 홀(hole) 전류의 주입이 발생한다. 이렇게 주입된 홀(hole) 전류는 채널을 통해 흐르는 전자전류와 전도도(conductivity) 변조를 일으키게 되어, 대용량의 전류를 구동하는 특성을 가지게 된다. 이 때, 홀 전류의 에미터 방향으로의 통로는 채널영역을 거쳐 N+에미터(60) 하단을 통해 P형 불순물영역(62)으로, 그리고 그곳의 에미터 콘택을 통해 빠져나가게 된다.
도 5에서 홀 전류의 통로중, 홀 전류가 N+에미터(60)의 하단을 지날 때 이 영역은 N+, P-, N-층을 이루게 되어, NPN 기생 바이폴라 트랜지스터를 턴-온(turn-on) 시킬 수 있게 된다. 이 기생 트랜지스터가 턴-온 되면 소자는 래치업(latch-up)에 이르게 되고, 이로 인해 소자가 감당할 수 없는 대용량의 전류가 흐르게 됨으로써 결국 소자 파괴에 이르게 된다.
따라서, 이러한 기생 바이폴라 트랜지스터의 베이스 저항을 감소시키기 위하여, 본 발명에서는 도 8에 도시된 바와 같이 게이트(58)와 게이트전극(G)이 접촉하는 부분(58a)의 하부에는 P+바디영역(52)이 형성되지 않고 P-바디영역(48)만 형성되도록 하였다.
한편, 홀 전류는 전자전류를 따라서 전자전류와 반대방향으로 흐르는데, 도 4에 도시된 것처럼 에미터콘택을 길이 'd2'만큼 띄워서 형성시키면, 'd2' 길이만큼 홀 전류의 통로를 연속시킴으로써 홀 전류의 흐름을 제공할 수 있다. 길이 'd2'와 N+에미터콘택이 이루어지는 길이는 모든 활성영역에 배열되어 있는 단위 셀에 공통적으로 적용된다. 또한, 최외곽 N+의 길이 'd1'은 항상 길이 'd2'보다 길거나 같도록 하는 것이 바람직하다. 이는, 전류밀도의 감소를 방지하고, 홀 전류의 통로를 확보하여 래치업 성능을 향상시키는 효과가 있기 때문이다.
그리고, 게이트전극을 형성하기 전에 P+바디영역을 형성시킴으로써 소자가 턴-오프(turn-off)될 때 과잉 캐리어(carrier)들을 신속하게 뺄 수 있도록 할 수 있다. 소자에서 게이트에 영 전압 또는 부 전압을 인가하면 채널영역에 형성되었던 반전층이 사라지게 되고, 콜렉터와 에미터를 통해 주입되었던 캐리어들은 소자 내에서 서로 재결합하여 소멸되거나, 다시 에미터전극과 콜렉터전극을 통해 회복된다. 이 때, 소자는 래치업 상태에 빠질 수 있는데, 이를 다이내믹 래치업(dynamic latch-up)이라 하며, 특히 소자의 최외곽에 위치하는 에미터의 구조에 따라서 그 성능이 결정되므로, 트렌치들 사이에 고농도의 P+바디영역을 형성하여 주면 이러한다이내믹 래치업을 방지할 수 있다.
제조방법
도 11 내지 도 16b는 본 발명의 트렌치 게이트형 전력 반도체 소자의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11은 N+버퍼층 및 N-에피택셜층을 형성하는 단계의 단면도이다.
상세하게는, 제1 도전형, 예를 들어 P형의 불순물이 약 1×1018∼ 1×1019원자/㎠ 정도로 도우프된 고농도(P++)의 반도체기판(40)에, 통상의 에피택셜 성장법을 이용하여 제2 도전형, 예를 들어 N형의 불순물이 약 2×1016∼ 1.5×1017원자/㎠ 정도로 도우프된 에피택셜층을 10 ∼ 15㎛ 정도의 두께로 성장시키고, 계속해서 1×1014∼ 5×1014원자/㎠로 도우프된 에피택셜층을 성장시켜 N+버퍼층(42) 및 N_에피택셜층(44)을 형성한다.
경우에 따라서, N_에피택셜층(44) 상에, 도 10에 도시된 바와 같이, 상기 N_에피택셜층보다 높은 농도의 N0에피택셜층(도 10의 45)을 3 ∼ 6㎛ 정도 형성할 수도 있다.
상기 N0에피택셜층(도 10의 45)을 형성하는 이유는 다음과 같다. P형 베이스영역을 고농도화함에 따라 소자가 턴-온(turn-on)될 때 상대적으로 많은 홀(hole) 캐리어들이 쉽게 에미터전극을 통해 빠지지 못하고 P형 베이스영역에 모이게 됨으로써 그만큼의 전자의 유입을 초래하게 되고, 이로써 캐리어의 주입을 촉진하게 되어 P 베이스영역에서의 전도도 변조 효과가 커지게 된다. 결국, N0에피택셜층 형성함으로써 소자의 순방향 전압강하(forward voltage drop)를 낮추는 효과를 볼 수 있다.
도 12a 및 도 12b는 P-바디영역 및 P+바디영역을 형성하기 위한 불순물 주입단계를 도시한 것으로, 도 4의 Ⅴ-Ⅴ' 및 Ⅷ-Ⅷ' 방향의 단면도들이다.
상세하게는, 통상의 소자분리 공정을 실시하여 N-에피택셜층을 단위 셀들이 형성될 활성영역과 소자의 내압을 구현하는 링(Ring) 부분과 스윙레인(swing lane)을 형성할 비활성영역으로 나눈다. 이렇게 나뉘어진 활성영역의 상기 N-에피택셜층(44)의 표면 상에, 후속 이온주입 공정에서 완충역할을 할 버퍼산화막(46)을 형성한 후, 상기 N-에피택셜층(44)에 P형의 불순물을, 예를 들어 5×1012∼ 1×1014원자/㎠ 정도의 농도로 이온주입하여 P-바디영역을 형성하기 위한 P-불순물층(48a)을 형성한다.
다음에, 사진식각 공정을 실시하여 P+바디영역이 형성될 영역을 한정하는 포토레지스트 패턴(50)을 형성한다. 다음, 한정된 영역의 N-에피택셜층에 P형의 불순물을, 예를 들어 9×1014∼ 5×1015원자/㎠ 정도의 농도로 이온주입하여 P+불순물층(52a)을 형성한다. 이 때, 도시되지는 않았지만, 링(ring) 형성을 위한 불순물 이온주입 및 래치업 발생의 억제를 위한 트렌치 끝단에의 이온주입도 동시에 실시한다.
도 13a 및 도 13b는 채널스톱층 형성, 불순물 활성화 및 확산 단계를 도시한 것으로, 도 4의 Ⅴ-Ⅴ' 및 Ⅷ-Ⅷ' 방향의 단면도들이다.
상세하게는, 상기 포토레지스트 패턴을 제거한 다음, 사진식각 공정으로 비활성영역의 끝단으로부터 일정 구간까지의 영역을 한정한 다음, N형의 불순물 이온을 1×1015∼ 5×1015원자/㎠ 정도의 고농도로 이온주입하여, 공핍층의 확산을 제어하기 위한 채널스톱층(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한 후 결과물을 소정의 온도, 예를 들어 1,100 ∼ 1,150℃의 온도에서 1 ∼ 3시간 정도 열처리하면, 주입된 불순물들이 활성화되어 도시된 바와 같이 상기 N-에피택셜층(44)에 소정 깊이의 P-바디영역(48) 및 P+바디영역(52)이 형성되고, 비활성영역에는 채널스톱층이 형성된다.
도 14a 및 도 14b는 트렌치를 형성하는 단계를 도시한 것으로, 도 4의 Ⅴ-Ⅴ' 및 Ⅷ-Ⅷ' 방향의 단면도들이다.
상세하게는, 바디영역이 형성된 상기 N-에피택셜층 상에, 질화막 또는 산화막을 5,000 ∼ 6,000Å 정도 증착하거나 또는 성장시켜 트렌치를 형성하기 위한 식각공정에서 반도체기판을 보호할 마스크층(54)을 형성한다. 다음, 사진식각 공정으로 상기 마스크층을 패터닝하여 트렌치가 형성될 영역의 N-에피택셜층의 표면을 노출시킨 다음, 노출된 영역을 이방성식각하여 폭 1 ∼ 2㎛, 깊이 4 ∼ 8㎛ 정도의 트렌치(55)를 형성한다.
이어서, 상기 트렌치를 형성하기 위한 이방성 식각시 발생된 기판의 손상을 회복시키기 위하여 트렌치 내벽을 얇게 식각해낸 다음, 전면에 희생산화막을 성장시킨다. 처음의 링 산화막이 남을 정도로 산화막에 대해 전면 식각을 실시하여 트렌치 내벽의 산화막을 모두 제거한다.
도 15a 및 도 15b는 게이트 및 에미터영역을 형성하는 단계를 도시한 것으로, 도 4의 Ⅴ-Ⅴ' 및 Ⅷ-Ⅷ' 방향의 단면도들이다.
상세하게는, 트렌치가 형성된 결과물 상에 800 ∼ 1,800Å 정도 두께의 게이트산화막(56)을 형성한다. 그 위에 도전층, 예를 들어 불순물이 고농도로 도우프된 폴리실리콘을 증착한 다음, 상기 폴리실리콘막을 에치백(etchback)하여 트렌치에 매립된 게이트(58)를 형성한다. 상기 폴리실리콘막을 에치백할 때 게이트전극과의 콘택을 위하여 상기 N-에피택셜층 표면 상에 일정 부분(58a)이 남도록 한다.
다음에, 사진식각 공정을 실시하여 에미터영역이 형성될 영역을 한정한 다음, 상기 한정된 영역에 N형의 불순물을 1×1015∼ 5×1015원자/㎠의 농도로 이온주입한다. 다음, 사진식각 공정을 통해 래치업 방지용 불순물이 주입될 영역을 한정한 다음, P형의 불순물을 1×1014∼ 1×1015원자/㎠의 농도로 이온주입한다. 결과물상에 절연막, 예를 들어 보론-인을 함유한 실리콘(Boro-Phosphor-Silicate Glass; BPSG)막을 증착하여 층간절연막(64)을 형성한 후 900 ∼ 1,000℃의 온도에서 10 ∼ 50분 정도 열처리하여 리플로우(reflow)시킨다. 이 열처리 공정에서, 주입된 불순물들이 활성화 및 확산되어 N+에미터영역(60) 및 래치업 방지용 P형 불순물영역(62)이 형성된다.
도 16a 및 도 16b는 에미터전극, 게이트전극 및 콜렉터전극을 형성하는 단계를 도시한 것으로, 도 4의 Ⅴ-Ⅴ' 및 Ⅷ-Ⅷ' 방향의 단면도들이다.
상세하게는, 사진식각 공정으로 상기 층간절연막을 패터닝하여 P+바디영역(52), N+에미터영역(60), 래치업 방지용 P형 불순물영역(62), 및 게이트콘택용 폴리실리콘막(58a)을 각각 노출시키는 콘택홀들을 형성한다. 다음, 결과물의 전면에 전극용 도전막, 예를 들어 알루미늄(Al)을 증착한 다음 사진식각 공정을 이용하여 이를 패터닝하여 베이스전극(66), 에미터전극(68) 및 게이트전극(70)을 형성한다. 이어서, 소자를 보호하기 위한 보호막(도시되지 않음)을 형성한다. IGBT를 제조할 경우 전자조사를 실시하여 하강시간(fall time)을 적정화하는 공정을 삽입할 수도 있다.
이어서, 반도체기판(40)의 배면을 일정 두께, 약 300 ∼ 500㎛ 정도 연마(grinding)하여 제거한 후 금속막을 증착하여 콜렉터전극(72)을 형성한다.
실험예
다음은, 본 발명의 전력 반도체 소자와 도 18 및 도 10에 도시된 종래의 전력 반도체 소자의 특성을 비교하기 위하여, 내압이 900V인 IGBT를 이용하여 실험한 결과 다음 표 1과 같은 결과를 얻었다.
비교항목 비교대상 1(도 8) 2(도 12) 3(도 18) 4(도 19)
normalized BVces (@Ic=1㎃) 1.0 ≒1.11 ≒1.1 ≒1.12
Icmax (@BV failure) ＞40㎃ ＜30㎂ ＜1㎂ ＜1㎂
normalized BVox (@G-E) 1.0 ≒0.78 ≒0.55 ≒0.55
표 1에서 좌측은 각각 콜렉터전류가 1㎃일 때의 브레이크 다운 전압(BVces), 브레이크 다운이 일어나기까지의 최대 콜렉터전류(Icmax), 및 도 8의 게이트산화막의 내압정도를 1로 했을 경우의 상대값을 나타낸다.
위 실험의 결과에서 보듯이, 소자에서 상대적으로 트렌치의 깊이가 얕을수록, P+바디영역이 많을수록 높은 브레이크 다운 전압(Breakdown Voltage; BV)을 나타내며, 트렌치 내벽의 게이트산화막과 P+바디영역의 접촉면이 넓을수록 게이트산화막의 내압이 저하됨을 알 수 있다.
트렌치 구조를 갖는 소자의 내압모드는 콜렉터에 정전압이 인가되고 에미터와 게이트가 단락된 상태에서 접지전위를 가지면서 N-영역에서의 공핍층이 형성되는 것으로, 최대전계를 P/N 접합 영역으로 적절히 유도하는 것이 소자 설계의 바람직한 방향이 된다. 이 때, 트렌치 끝단의 게이트산화막에는 일정한 전계가 걸리게 되고, 이 전계의 수준으로 소자의 실패(fail) 여부가 결정나게 된다. 특히, 전계집중이 심한 곳은 구조적으로 다른 영역보다 도 4의 Ⅷ-Ⅷ' 방향이라는 것은 전술(前述)한 바 있다. 따라서, Ⅷ-Ⅷ' 라인의 게이트산화막의 막질을 어떠한 방법으로 향상시키는가 하는 것이 관건이 된다고 할 수 있다.
소자의 제조과정에서 트렌치 내벽의 게이트산화막은 P-/P+바디영역이 모두 형성된 후에, 트렌치를 형성하고 트렌치를 산화시켜 형성하게 된다. 이 때, 고농도 불순물영역에서 생성된 게이트산화막은 저농도 불순물영역에서 성장된 게이트산화막에 비해 막질이 떨어지게 된다.
따라서, 상기 실험 중 실험3 및 실험 4의 경우의 P+바디영역과 트렌치 내벽의 게이트산화막이 실험1 및 실험2의 경우에 비해 상대적으로 많은 접촉면을 가지므로, 게이트산화막의 열화 정도가 심하다고 할 수 있다. 따라서, 브레이크 다운 전압 모드에서 전계집중에 의한 내압 불량을 방지하기 위한 구조(도 8)로는 최외곽 트렌치에서 일정 수준 길이를 가지면서 고농도(P+) 바디영역이 존재하는 것이 소자의 신뢰성을 향상시키는데 좋은 영향을 미친다고 할 수 있다.
본 발명에서의 P_바디영역이 위치하는 길이는 게이트전극과의 연결을 위한 부분(도 8의 58a)의 길이가 된다. 이는, 폴리실리콘 하단에 고농도의 불순물이 주입되는 것을 막아 고농도 불순물 주입에 따른 파티클(particle)의 발생을 최대한 억제하여 게이트산화막의 막질을 높이는 데에도 바람직한 구조로서, 활성영역의 트렌치 사이의 거리보다는 항상 길게 설계되어 게이트전극의 연결도 용이하게 할 수 있다.
이상 실시예를 들어 본 발명을 상세히 설명하였으나 본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형 및 개량이 가능함은 물론이다.
상술한 본 발명에 의한 전력 반도체 소자 및 그 제조방법에 따르면, 게이트전극과 게이트를 연결하기 위한 폴리실리콘막의 하부에는 고농도(P+) 바디영역을 형성하지 않고 저농도(P-)의 바디영역이 형성되도록 한다. 따라서, 트렌치 끝단에서의 전계의 집중을 억제하여 접계집중에 강하면서 래치업을 방지할 수 있는 구조를 실현할 수 있다. 또한, 폴리실리콘 하단으로의 고농도 불순물의 주입을 억제하여 고농도 불순물의 주입에 따른 파티클의 발생을 최대한 억제하여 게이트산화막의 특성을 향상시킬 수 있다.

Claims (13)

  1. 제1 도전형의 제1 반도체층;
    상기 제1 반도체층의 일면에 형성된 제2 도전형의 제2 반도체층; 및
    상기 제2 반도체층을 관통하고 동일한 깊이를 가지며 서로 평행하게 형성된 복수의 분리영역들을 구비하되,
    상기 제2 반도체층은 최외곽 반도체영역을 가지면서 상기 복수의 분리영역들에 의해 복수의 반도체영역으로 분리되고, 상기 최외곽 반도체영역은,
    상기 복수의 분리영역들의 말단부 사이에 형성되며 상기 분리영역보다 얕은 깊이의 제1 반도체영역과,
    상기 분리영역들중 최외곽 분리영역의 주변부와, 나머지 분리영역들의 말단부 주변부를 둘러싸며 칩 전체에 걸쳐 연결된 제2 반도체영역으로 이루어진 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자.
  2. 제1항에 있어서, 상기 분리영역은,
    상기 제1 반도체층에 형성된 트렌치에 매립된 전극과,
    상기 전극을 둘러싸는 절연막으로 이루어진 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 분리된 복수의 반도체영역의 표면 아래에 형성된 제1 도전형의 제3 반도체층과,
    상기 제1 반도체층의 이면에 형성된 제2 도전형의 제4 반도체층을 더 구비하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자.
  4. 제1항에 있어서, 상기 제2 반도체층에서,
    상기 최외곽 반도체영역은 상기 분리된 복수의 반도체영역보다 높은 농도를 갖는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자.
  5. 제1항에 있어서, 상기 분리영역은,
    상기 최외곽 반도체영역보다 깊은 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자.
  6. 제1항에 있어서, 상기 분리영역은,
    상기 최외곽 반도체영역과 동일한 깊이를 갖는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자.
  7. 제1항에 있어서, 상기 복수의 반도체영역의 하부에,
    상기 제1 반도체층보다 높은 농도의 제1 도전형의 제5 반도체층을 더 구비하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자.
  8. (a) 반도체기판에 형성된 제1 도전형의 제1 반도체층 상에,제2 도전형의 제2 반도체층을 형성하는 단계;
    (b) 상기 제2 반도체층을 관통하는 복수의 트렌치를 형성하는 단계;
    (c) 상기 트렌치의 내벽에 게이트절연막을 형성하는 단계;
    (d) 상기 트렌치에 매립된 게이트를 형성하는 단계;
    (e) 상기 제2 반도체층의 표면 아래에 복수의 제1 도전형의 제3 반도체층을 형성하는 단계;
    (f) 결과물을 덮는 층간절연막을 형성하는 단계; 및
    (g) 상기 제2 반도체층, 제3 반도체층 및 게이트와 각각 연결된 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 (a) 단계에서,
    상기 제2 반도체층을 형성하는 단계 전에, 상기 제1 반도체층 상에, 상기 제1 반도체층보다 높은 농도의 제3 반도체층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자의 제조방법.
  10. 제8항에 있어서, 상기 (a) 단계는,
    상기 제1 반도체층 상부에 제2 도전형의 저농도의 반도체층을 형성하는 단계와,
    상기 저농도의 반도체층의 외곽부에 고농도의 반도체층을 형성하는 단계로 이루어지는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자의 제조방법.
  11. 제8항에 있어서, 상기 (b) 단계에서,
    상기 트렌치를 상기 제2 반도체층의 최저 깊이보다 깊게 형성하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자의 제조방법.
  12. 제8항에 있어서, 상기 (b) 단계에서,
    상기 트렌치를 상기 제2 반도체층의 최저 깊이와 동일한 깊이로 형성하는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자의 제조방법.
  13. 제8항에 있어서, 상기 (d) 단계는,
    게이트절연막이 형성된 결과물 상에 도우프된 폴리실리콘막을 증착하는 단계와,
    상기 폴리실리콘막을 에치백하여 상기 트렌치에 매립되도록 하는 단계로 이루어지는 것을 특징으로 하는 트렌치형 게이트를 갖는 전력 반도체 소자의 제조방법.
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