KR100302639B1 - 반도체레이저 - Google Patents

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이데이 노부유끼
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Abstract

실온(室溫)을 비롯한 고온에서 연속 발진 가능한 II-VI족 화합물 반도체를 사용한 반도체 레이저를 실현한다. 임계 전류 1th(A), n형 클래드층, 활성층 및 p형 클래드층으로 이루어지는 다이오드의 상승 전압 Vth(V), 다이오드의 상승 후의 미분저항 R(Ω), 열저항 Rt(K/W), 특성 온도 To(K)의 특성으로 펄스 발진하는 II-VI족 화합물 반도체를 사용한 반도체 레이저에서,로 2개의 양 α, β을 정의하였을 때의(α, β)가, αβ 평면상에서의 직선 α = 0, 직선 β = 0 및 t를 매개변수로 하는 곡선

Description

반도체 레이저
제1도 및 제2도는 본 발명의 원리를 설명하기 위한 그래프.
제3도 및 제4도는 본 발명의 제1 실시예에 따른 반도체 레이저를 나타낸 단면도.
제5도는 본 발명의 제1 실시예에 따른 반도체 레이저를 히트 싱크 상에 장착한 상태를 나타낸 단면도.
제6도는 본 발명의 제1 실시예에 따른 반도체 레이저의 제조에 사용되는 MBE 장치의 일례를 나타낸 약선도.
제7도는 본 발명의 제1 실시예에 따른 반도체 레이저의 실온에서의 광출력-전류 특성의 측정 결과의 일례를 나타넨 그래프.
제8도는 본 발명의 제1 실시예에 따른 반도체 레이저의 실온에서의 발광 스펙트럼의 측정 결과의 일례를 나타낸 그래프.
제9도는 본 발명의 제2 실시예에 따른 반도체 레이저를 나타낸 단면도.
제10도는 p형 ZnSe / p형 ZnTe 계면의 근방의 가전자대(價電子帶)를 나타낸 에너지띠도.
제11도는 p형 ZnTe로 이루어지는 양자(量子)웰의 폭(Lw)에 대한 양자 웰의 제1 양자 준위 E1의 변화를 나타낸 그래프.
제12도는 본 발명의 제2 실시예에 따른 반도체 레이저의 P형 ZnTe/ZnSe MQW 층의 설계예를 나타낸 에너지띠도.
* 도면의 주요부분에 대한 부호의 설명
1 : n형 GaAs 기판 2 : n형 ZnSe 버퍼층
3 : n형 Zn1-pMgpSqSe1-q클래드층 4 : n형 ZnSe 광도파층
5 : 활성층 6 : p형 ZnSe 광도파층
7 : p형 Zn1-pMgpSqSe1-q클래드층 8 : p형 ZnSvSe1-v층
9 : p형 ZnSe 접촉층 10 : 절연층
11 : p 측 전극 12 : n 측 전극
15 : p형 ZnTe/ZnSe MQW 층 16 : p형 ZnTe 접촉층
17 : n형 ZnSvSe1-v층
본 발명은 반도체 레이저에 관한 것으로, 예를 들면 청색 내지 녹색으로 발광 가능한 반도체 레이저에 관한 것이다.
최근 들어, 광디스크의 기록 밀도의 향상이나 레이저 프린터의 해상도의 향상을 도모하기 위해, 단파장의 발광이 가능한 반도체 레이저에 대한 요구가 커지고 있으며 그 실현을 목표로 하여 연구가 활발히 행해지고 있다.
이와 같은 단파장의 발광이 가능한 반도체 레이저의 제작에 사용하는 재료로는 II-VI족 화합물 반도체가 유망하다. 특히 4원계(元系)의 II-VI족 화합물 반도체인 ZnMgSSe계 화합물 반도체는 파장 400∼550nm 대(帶)의 청색 내지 녹색 발광의 반도체 레이저를 GaAs 기판 위에 제작할 때의 클래드층이나 광도파층의 재료로 적합하다는 것이 알려져 있다[예를 들면, Electron. Lett. 25(1992)1798].
현재, 이 II-VI족 화합물 반도체를 사용한 반도체 레이저를 실온(室溫)에서 발진실키기 위해 활발하게 연구가 행해지고 있으며, 본 출원인은 ZnMgSSe계 화합물 반도체를 사용한 반도체 레이저를 실온에서 펄스 발진시키는 데 성공하고 있다.
그러나, 실온에서의 연속 발진은, ZnMgSSe계 화합물 반도체를 비롯한 II-VI족 화합물 반도체를 사용한 반도체 레이저에 대해서, 이제까지 보고되어 있지 않다.
따라서 본 발명의 목적은 실온을 비롯한 고온에서 연속 발진 가능한 II-VI족 화합물 반도체를 사용한 반도체 레이저를 제공하는 데에 있다.
반도체 레이저가 듀티 k로 구동된다고 하고, 그 때의 임계 전류를 Ith(A), 동작전압을 Vop(V)라고 하자, Ith, Vop는 k의 함수이고, 또한 k = 1이 반도체 레이저가 연속 구동되는 경우에 대응한다.
반도체 레이저에 투입되는 전력의 시간 평균 P(W)는 반도체 레이저를 발진 임계값 바로 위에서 동작시킨다고 하면,
가 된다. 이 P의 일부가 빛으로서 반도체 레이저의 외부에 방출되고 나머지는 반도체 레이저의 발열에 기여한다.
그런데 이 발열에 의한 반도체 레이저의 온도 상승 △T(K)는 P에 비례한다고 생각되므로,
가 된다. 여기서 Rt(K/W)는 반도체 레이저의 (외관상의) 열저항이다. 이 경우, 분위기 온도를 Tatom(K)라고 하면, 반도체 레이저의 온도 T(K)는,
이다. 한편, 반도체 레이저의 온도(T)와 임계 전류(Ith)는 To(K)을 특성 온도라고 할 때,
의 관계가 성립한다. 따라서 듀티 k1, k2로 동작시켰을 때의 반도체 레이저의 온도를 각각 T1, T2라 하고 그 때의 임계 전류를 각각 Ith(T = T1) = Ith(k1), Ith(T = T2) = Ith(k2)라고 하면, 식 (2), (3), (4)로부터,
를 얻는다. 여기서, 반도체 레이저의 전류(I)-전압(V) 특성이 온도에 의존하지 않는다고 가정하고,
의 함수형으로 나타낸다고 하면, Vop= Vth+ RIth이 된다. 이것을 식 (5)에 대입하여,
를 얻는다.
식 (7)에서, k1《 k2= 1로 하고, Ith(pulse) = Ith(k1), Ith(cw) = Ith(1)라고 쓰면,
가 된다. 여기서, 다음의 3개의 무차원량,
을 정의하여 식 (8)을 다시 쓰면,
가 된다.
식 (12)의 물리적 의미를 생각하면, 상승 전압 Vth에 의한 임계 전류의 상승을 나타내는 매개변수 α와, 직렬 저항 성분 R에 의한 임계 전류의 상승을 나타내는 매개변수 β가 부여되었을 때에, 식 (12)를 충족하는 x가 존재하면, 발열을 무시할 수 있는 범위에서 펄스 발진시켰을 때의 임계 전류의 x 배의 임계 전류로 실온 연속 발진이 가능하다는 것을 알 수 있다.
식 (12)의 양변의 대수(對數)를 취하고, 다시 x로 나누면,
를 얻는다. 따라서, 전술한 조건을 바꾸어 말하면, 곡선
과, 직선
의 교점이 존재하면, 그 x 좌표의 (중 최소의) 값에서, 실온 연속 발진이 가능하다는 것이 된다.
제1도에의 그래프를 나타낸다. α, β〉0 이므로, 바로
1.가 아니면 교점이 존재하지 않으므로 연속 발진하지 않는 다.
2. 교점이 존재하면, 그때의 최소의 x는 e보다 작다. 즉, 연속 발진이 실현되었다고 하면, 그 때의 임계 전류는 펄스 발진시의 값의 e배 미만으로 되는 것. 을 알 수 있다. 또한, 1.은 필요 조건일 뿐이며, 충분 조건은 아님에 유의하여야 한다.
는 다음과 같이 유도된다. α=0으로 놓을 때,와 y=βMAXχ가 접하는 조건은 접점의 x 좌표를 X0라고 하면,
로 주어지는 연립방정식이 된다. 이 연립방정식을 풀 때는, 먼저 βMAX를 소거하여를 얻고, 이것을 연립방정식 중 하나에 대입하여를 얻는다. β〈βMAX가 교접을 갖기 위한 필요 조건임은 제1도로부터 명백하다.
여기서, 식 (14)로 나타낸 곡선과, 식 (15)로 나타낸 직선이 교점을 갖기 위한 α, β에 대한 필요충분조건을 도출한다. α를 (0, e-1)의 범위의 어느 값에 고정하여 생각한다. y 절편이 α인의 접선의 기울기를 βM(α)로 하면, 제1도로부터,
가 구하는 조건이다. 여기서 그 접점의 좌표를라고 하면, 접선의 방정식은
이 된다. 따라서, X0을 매개변수로 하여,
에 의해, βM(α)를 구할 수 있었다. 이것을 실제로 계산기로 계산한 것을 제2도에 나타낸다.
이상으로부터, 식 (14)로 나타낸 곡선과 식 (15)로 나타낸 직선이 교점을 갖기 위해서는, α축 (즉 직선 β=0), β축 (즉 직선 α = 0) 및X0을 매개변수로 하는 곡선으로 둘러싸인 영역(D) 내에 (α, β)가 존재하여야 함을 알 수 있다.
본 발명은 본 발명자에 의한 이러한 분석에 따라서 얻어진 것이다.
즉, 본 발명의 목적을 달성하기 위해, 본 발명은 제1 도전형의 제1 클래드층(3)과, 제1 클래드층(3) 상에 적층된 활성층(5)과, 활성층(5) 상에 적층된 제2 도전형의 제2 클래드층(7)을 포함하며, 제1 클래드층(3), 활성층(5) 및 제2 클래드층(7)은 II-VI족 화합물 반도체로 이루어지고, 임계 전류 Ith(A), 제1 클래드층(3), 활성층(5) 및 제2 클래드층(7)으로 이루어지는 다이오드의 상승 전압 Vth(V), 다이오드의 상승 후의 미분 저항 R(Ω), 열저항 Rt(K/W), 특성 온도 T0(K)의 특성으로 펄스 발진하는 반도체 레이저에서,
로 2개의 양 α, β을 정의하였을 때, (α, β)가, αβ 평면상의 직선 α = 0, 직선 β = 0 및 t를 매개변수로 하는 곡선로 둘러싸인 영역 내에 존재하는 반도체 레이저이다.
본 발명에 따른 반도체 레이저의 한 실시 형태에서는, 반도체 레이저가 제1 클래드층(3)과 활성층(5)의 사이에 제1 광도파층(4)을 가지고, 제2 클래드층(7)과 활성층(5)의 사이에 제2 광도파층(6)을 가지고, 제1 광도파층(4) 및 제2 광도파층(6)은 II-VI족 화합물 반도체로 이루어진다.
본 발명에 따른 반도체 레이저의 적합한 한 실시 형태에서는, 제1 클래드층(3) 및 제2 클래드층(7)을 이루는 II-VI족 화합물 반도체는 ZnMgSSe계 화합물 반도체이다.
전술한 바와 같은 본 발명에 따르면, 임계 전류 Ith(A), 다이오드의 상승 전압 Vth(V), 다이오드의 상승 후의 미분저항 R(Ω), 열저항 Rt(K / W), 특성 온도 T0(K)의 특성으로 펄스 발진하는 반도체 레이저에서,로 2개의 양 α, β를 정의하였을 때의 (α, β)가 αβ 평면상의 직선 α = 0, 직선 β = 0 및 t를 매개변수로 하는 곡선로 둘러싸인 영역 내에 존재하도록 설계함으로써, 실온을 비롯한 고온에서 연속 발진 가능한 II-VI족 화합물 반도체를 사용한 반도체 레이저를 실현할 수 있다.
특히, II-VI족 화합물 반도체의 일종인 ZnMgSSe계 화합물 반도체를 클래드층이나 광도파층 등의 재료로서 사용함으로써, 예를 들면 청색 내지 녹색으로 발광 가능한 반도체 레이저를 실현할 수 있으며, 또한 활성층의 재료의 선택에 따라서는 근자외역(近紫外域)의 파장으로 발광이 가능한 반도체 레이저를 실현할 수도 있다.
다음에, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 또한, 도면 전체에서, 동일 또는 대응하는 부분에는 동일한 부호를 붙인다.
제3도는 본 발명의 제1 실시예에 따른 반도체 레이제를 나타낸다. 이 제1 실시예에 따른 반도체 레이저는 SCH(Separated Confinement Heterostructure) 구조를 가진다.
제3도에 나타낸 바와 같이, 제1 실시예에 따른 반도체 레이저에서는, 예를 들면 n형 불순물로서 Si가 도핑된 (100) 면방위의 n형 GaAs 기판(1) 위에, 예를 들면 n형 불순물로서 Cl이 도핑된 n형 ZnSe 버퍼층(2), 예를 들면 n형 불순물로서 Cl이 도핑된 n형 지Zn1-pMgpSqSe1-q클래드층(3), 예를 들면 n형 불순물로서 Cl이 도핑된 n형 ZnSe 광도파층(4), 활성층(5), 예를 들면 p형 불순물로서 N이 도핑된 p형 ZnSe 광도파층(6), 예를 들면 p형 불순물로서 N이 도핑된 p형 Zn1-pMgpSqSe1-q클래드층(7), 예를 들면 p형 불순물로서 N이 도핑된 p형 ZnSvSe1-v층(8) 및 예를 들면 p형 불순물로서 N이 도핑된 p형 ZnSe 접촉층(9)이 순차 적층되어 있다.
이 경우, p형 ZnSe 접촉층(9) 및 p형 ZnSvSe1-v층(8)의 상층부는 스트라이프 형상으로 패터닝되어 있다. 이 스트라이프부의 폭은 예를 들면 5㎛이다.
또한, 상기 스트라이프부 이외의 부분의 p형 ZnSvSe1-v층(8) 상에는, 예를 들면 두께가 300nm의 알루미나(Al2O3)막으로 이루어지는 절연층(10)이 형성되어 있다. 그리고 스트라이프 형상의 p형 ZnSe 접촉층(7) 및 절연층(10) 상에 p 측 전극(11)이 형성되어 있다. 이 p 측 전극(11)이 p형 ZnSe 접촉층(9)과 접촉한 부분이 전류의 통로가 된다. 여기서, 이 p 측 전극(11)으로서는, 예를 들면 두께가 10nm의 Pd 막과 두께가 100nm의 Pt 막과 두께가 300nm의 Au막을 순차 적층한 구조의 Au/Pt/Pd 전극이 사용된다. 한편, n 형 GaAs 기판(1)의 뒷면에는, 예를 들면 In 전극과 같은 n 측 전극(12)이 접촉하고 있다.
이 제1 실시예에 의한 반도체 레이저에서는, 이른바 끝면 코팅 처리가 되어 있다. 즉, 제4도는 이 제1 실시예에 의한 반도체 레이저의 공진기(共振器) 길이 방향으로 평행의 단면(斷面)을 나타낸다. 제4도에 나타낸 바와 같이, 공진기 길이 방향으로 수직의 1쌍의 공진기 끝면 중 레이저광이 나오는 프론트 측의 끝면에는 두께 74nm의 Al2O3막(13)과 두께 31nm의 Si 막(14)으로 이루어지는 다층막이 코팅되고, 공진기 길이 방향으로 수직의 1쌍의 공진기 끝면 중 레이저광이 나오지 않는 리어 측의 끝면에는 두께 74nm의 Al2O3막(13)과 두께 31nm의 Si 막(14)을 2주기 적층한 다층막이 코팅되어 있다. 여기서, Al2O3막(13)과 Si 막(14)으로 이루어지는 다층막의 두께는 그것에 굴절률을 곱한 광학적 거리가 레이저광의 발진파장의 1/4과 같아지도록 선정되어 있다. 이 경우, 프론트 측의 끝면의 반사율은 70%이고, 리어 측의 끝면의 반사율은 95%이다.
제1 실시예에서는, 활성층(5)은 적합하게는 두께가 2∼20nm, 예를 들면 두께가 9nm의 i형 Zn1-zCdzSe 양자웰층으로 이루어지는 단일 양자웰 구조를 가진다. 이 경우, n형 ZnSe 광도파층(4) 및 p형 ZnSe 광도파층(6)이 장벽층을 구성한다.
n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)의 Mg 조성비 p는 예를 들면 0.09, 또 S 조성비 q는 예를 들면 0.18이고, 그 때의 띠간격(Eg)은 77K 에서 약 2.94eV이다. 이들 Mg 조성비 p = 0.09 및 S 조성비 q = 0.18을 가진 n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)은 GaAs와 격자정합(格子整合)한다. 또, 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층의 Cd 조성비 z는 예를 들면 0.19이고, 그 때의 띠간격(Eg)은 77K에서 약 2.54eV이다. 이 경우, n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)과 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층과의 사이의 띠간격(Eg)의 차 △Eg는 0.40eV이다. 그리고 실온에서의 띠간격(Eg)의 값은 77K에서의 띠간격(Eg)의 값으로부터 0.1eV를 뺌으로써 구할 수 있다.
이 경우, n형 Zn1-pMgpSqSe1-q클래드층(3)의 두께는 예를 들면 1.5㎛이고, 불순물농도는 ND-NA(ND: 도너 농도, NA: 억셉터 농도)이고, 예를 들면 5× 1017cm-3이다. 또, n형 ZnSe 광도파층(4)의 두께는 예를 들면 80nm이고, 불순물농도는 ND-NA이고, 예를 들면 5× 1017cm-3이다. 또, p형 ZnSe 광도파층(6)의 두께는 예를 들면 80nm이고, 불순물농도는 ND-NA이고, 예를 들면 5× 1017cm-3이다. p형 Zn1-pMgpSqSe1-q클래드층(7)의 두께는 예를 들면 0.8㎛이고, 불순물농도는 ND-NA이고, 예를 들면 2× 1017cm-3이다. p형 ZnSvSe1-v층(8)의 두께는 예를 들면 0.8㎛이고, 불순물농도는 ND-NA이고, 예를 들면 8× 1017cm-3이다. p형 ZnSe 접촉층(9)의 두께는 예를 들면 45nm이고, 불순물 농도는 ND-NA이고, 예를 들면 8× 1017cm-3이다.
또, n형 ZnSe 버퍼층(2)의 두께는 ZnSe와 GaAs의 사이에는 근소하지만 격자 부정합이 존재하므로, 이 격자 부정합에 기인하여 이 n형 ZnSe 버퍼층(2) 및 그 위의 각 층의 에피택셜 성장 시에 전위(轉位)가 발생하는 것을 방지하기 위해, ZnSe의 임계 막두께(∼100nm)보다 충분히 작게 선택되지만, 이 제1 실시예에서는 예를 들면 33nm이다.
이 제1 실시예에 의한 반도체 레이저의 공진기 길이(L)는 예를 들면 640㎛로 선택되고, 이 공진 길이 방향으로 수직의 방향의 폭은 예를 들면 400㎛로 선택된다.
이 제1 실시예에서, p형 Zn1-pMgpSqSe1-q클래드층(7) 상에 적층된 p형 ZnSvSe1-v층(8)은 경우에 따라서 p형 Zn1-pMgpSqSe1-q클래드층(7)에 가해진 제2의 p형 클래드층으로서의 기능, p형 Zn1-pMgpSqSe1-q클래드층(7)과의 격자 정합을 취하는 기능, 후술하는 히트 싱크 상에의 레이저칩의 장착 시의 칩 단면에서 연납이 스며 오르는 것에 의한 단락(短絡)을 방지하기 위한 스페이서층으로서의 기능 등 중에서 1 또는 2 이상의 기능을 가진다. p형 Zn1-pMgpSqSe1-q클래드층(7)의 Mg 조성비 p 및 S 조성비 q와의 균형도 있으나, 이 p형 ZnSvSe1-v층(8)의 S 조성비 v는 0〈v≤0.1, 바람직하게는 0.06≤v≤0.08의 범위 내에서 선택되고, 특히 p형 Zn1-pMgpSqSe1-q클래드층(7)과의 격자 정합을 취하기 위해 최적의 S 조성비 v는 0.06이다.
이와 같이 p형 Zn1-pMgpSqSe1-q클래드층(7) 상에 p형 ZnSvSe1-v층(8)이 적층되어 있음으로써, 다음과 같은 여러 가지 이점을 얻을 수 있다. 즉, 이 p형 ZnSvSe1-v층(8)을 제2의 p형 클래드층으로서 사용할 경우에는, 2원계나 3원계의 II-VI족 화합물 반도체정도로는 에피택셜 성장이 용이하지 않은 p형 Zn1-pMgpSqSe1-q클래드층(7)의 두께를 최소한으로 할 수 있으며, 따라서 반도체 레이저의 제조도 그만큼 용이해진다. 또, p형 클래드층의 전체의 두께를 동일하게 한 경우, p형 클래드층을 p형 Zn1-pMgpSqSe1-q클래드층(7)만으로 구성한 경우에 비해, p형 클래드층을 p형 Zn1-pMgpSqSe1-q클래드층(7)과 p형 ZnSvSe1-v층(8)으로 구성한 경우와 쪽이 p형 클래드층의 저항을 낮게 할 수 있다. 특히, 전술한 바와 같이 예를 들면 두께가 0.8㎛ 정도, ND-NA가 2× 1017cm-3정도의 p형 Zn1-pMgpSqSe1-q클래드층(7) 및 두께가 0.8㎛ 정도, NA-ND가 8× 1017cm-3정도의 p형 ZnSvSe1-v층(8)을 사용한 경우에는, 광폐입(光閉入) 특성 및 캐리어 폐입 특성을 악화시키지 않고, p형 클래드층 전체의 저항을 충분히 낮게 할 수 있다.
또, p형 ZnSe 접촉층(9)을 p형 Zn1-pMgpSqSe1-q클래드층(7) 상에 직접 적층하면 이들의 층의 사이에 격자 부정합이 존재함으로써 결정성(結晶性)의 악화가 생기기 쉬우나, p형 Zn1-pMgpSqSe1-q클래드층(7) 상에 이것과 격자 상수가 대략 일치하는 p형 ZnSvSe1-v층(8)을 적층하고, 이 p형 ZnSvSe1-v층(8) 상에 p형 ZnSe 접촉층(9)을 적층하고 있으므로, 이들의 p형 ZnSvSe1-v층(8) 및 p형 ZnSe 접촉층(9)의 결정성을 양호하게 할 수 있다.
그리고 p형 ZnSvSe1-v층(8)의 두께를 충분히 크게 함으로써, 레이저칩을 히트 싱크 상에 장착할 때에 이 장착에 사용되는 연납이 레이저칩의 끝면을 스며 올라와서 p 측과 n 측이 단락되는 것을 유효하게 방지할 수 있다. 즉, 제5도에 나타낸 바와 같이, 레이저칩을 p 측 전극(11)을 하측으로 하여 p 사이드다운으로 히트 싱크(41) 상에 장착할 때에는, 연납(42)이 실선으로 나타낸 바와 같이 레이저칩과 히트 싱크(41)와의 사이만에 존재하면 문제없으나, 가령 납땜이 양호하게 행해지지 않았기 때문에 레이저칩 끝면을 1점쇄선으로 나타낸 바와 같이 연납(42)이 예를 들면 선형으로 스며 올라왔다고 해도, p형 ZnSvSe1-v층(8)의 두께가 충분히 크므로, 이 레이저칩 끝면을 스며 오른 연납(42)이 활성층(5)을 넘어 n형 ZnSe 광도파층(4)이나 n형 Zn1-pMgpSqSe1-q클래드층(3) 등에 도달하는 것을 방지할 수 있으며, 통상은 활성층(5)보다 훨씬 앞에서 연납(42)이 스며 오르는 것을 저지할 수 있다. 이로써, 레이저칩의 장착 시에 그 p 측과 n 측이 단락하는 것을 방지할 수 있으며, 따라서 레이저칩의 장착이 용이해진다.
다음에, 전술한 바와 같이 구성된 이 제1 실시예에 의한 반도체 레이저의 제조 방법에 대하여 설명한다.
제6도는 이 제1 실시예에 의한 반도체 레이저의 제조 방법에서, 레이저 구조를 이루는 각 층을 에피택셜 성장시키는 데 사용되는 분자선 에피택시(MBE)장치를 나타낸다. 제6도에 나타낸 바와 같이, 이 MBE 장치는 게이트 밸브(51)를 통해 장착된 초고진공 배기 장치(52)에 의해 초고진공에 배기 가능한 진공 용기(53) 내에, 복수의 분자선원(分子線源)(K 셀)(54)과, 에피택셜 성장을 행할 기판을 지지하는 기판 홀더(55)와, 전자 사이클로트론 공명(ECR) 플라스마셀(56)을 구비하고 있다.
이 제1 실시예에 의한 반도체 레이저를 제조하는 데는, 먼저 제6도에 나타낸 MBE 장치의 진공 용기(53) 내의 기판 홀더(55)에 n형 GaAs 기판(1)을 장착하고, 이 n형 GaAs 기판(1)을 성장 온도에 비해 충분히 높은 온도, 예를 들면 580℃로 가열하여 표면의 청정화를 행한 후, 이 n형 GaAs 기판(1)을 소정의 에피택셜 성장 온도, 바람직하게는 250∼300℃ 범위내의 온도, 더욱 바람직하게는 280∼300℃의 범위 내의 온도, 구체적으로는 예를 들면 295℃로 내려서 에피택셜 성장을 개시한다. 즉, n형 GaAs 기판(1) 상에, MBE 법에 의해 n형 ZnSe 버퍼층(2), n형 Zn1-pMgpSqSe1-q클래드층(3), n형 ZnSe 광도파층(4), i형 Zn1-zCdzSe 양자웰층으로 이루어지는 활성층(5), p형 ZnSe 광도파층(6), p형 Zn1-pMgpSqSe1-q클래드층(7), p형 ZnSvSe1-v층(8) 및 p형 ZnSe 접촉층(9)을 순차 에피택셜 성장시킨다. 이 경우, 이들 층을 양호한 결정성으로 에피택셜 성장시킬 수 있으며, 따라서 반도체 레이저의 광출력의 감소 등의 열화를 억제할 수 있고, 높은 신뢰성을 얻을 수 있다.
상기 MBE 법에 의한 에피택셜 성장에서는 Zn 원료로서는 순도 99.9999%의 Zn을 사용하고, Mg 원료로서는 순도 99.9%의 Mg를 사용하고, S 원료로서는 99.9999%의 ZnS를 사용하고, Se 원료로서는 순도 99.9999%의 Se를 사용한다. 또한, n형 ZnSe 버퍼층(2), n형 Zn1-pMgpSqSe1-q클래드층(3) 및 n형 ZnSe 광도파층(4)의 n형 불순물로서의 Cl의 도핑은 예를 들면 순도 99.9999%의 ZnCl2를 도펀트로서 사용하여 행한다. 한편, p형 ZnSe 광도파층(6), p형 Zn1-pMgpSqSe1-q클래드층(7) 및 p형 ZnSe 접촉층(9)의 p형 불순물로서의 N의 도핑은 ECR에 의해 발생된 N2플라스마를 조사(照射)함으로써 행한다.
다음에, p형 ZnSe 접촉층(9) 상에 소정 폭의 스트라이프 형상의 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 마스크로 하여 p형 ZnSvSe1-v층(8)의 두께방향의 도중까지 습식 식각으로 식각한다. 이로써, p형 ZnSe 접촉층(9) 및 p형 ZnSvSe1-v층(8)의 상층부가 스트라이프 형상으로 패터닝된다.
다음에, 상기 에칭에 사용한 레지스트 패턴을 남긴 대로 전체 면에 Al2O3막을 진공 증착한 후, 이 레지스트 패턴을 그 위에 형성된 Al2O3막과 함께 제거한다(리프트 오프). 이로써, 스트라이프부 이외의 부분의 p형 ZnSvSe1-v층(8) 상에만 Al2O3막으로 이루어지는 절연층(10)이 형성된다.
다음에, 스트라이프 형상의 p형 ZnSe 접촉층(9) 및 절연층(10)의 전체 면에 Pd 막, Pt 막 및 Au 막을 순차 진공 증착하여 Au/Pt/Pd 전극으로 이루어지는 p 측 전극(11)을 형성하고, 그 후 필요에 따라서 열처리를 행하여, 이 p 측 전극(11)을 p형 ZnSe 접촉층(9)에 오믹 접촉시킨다. 한편, n형 GaAs 기판(1)의 뒷면에는 In 전극과 같은 n 측 전극(12)을 형성한다.
이후, 이상과 같이 하여 레이저 구조가 형성된 n형 GaAs 기판(1)을 예를 들면 640㎛의 바형으로 벽개(劈開)하여 양 공진기 끝면을 형성한 후, 진공 증착법에 의해 프론트 측의 끝면에 Al2O3막(13)과 Si 막(14)으로 이루어지는 다층막을 형성하는 동시에, 리어 측의 끝면에 Al2O3막(13)과 Si 막(14)을 2 주기 반복한 다층막을 형성한다. 이와 같이 끝면 코팅을 행한 후, 이 바를 예를 들면 폭 400㎛로 벽개하여 칩화하고, 패키징을 행한다.
이 제1 실시예에 의한 반도체 레이저의 실온(296K)에서의 광출력-전류 특성을 주입 전류를 연속적으로 흐르게 한 경우와 펄스 형태로 흐르게 한 경우에 대하여 측정한 결과를 제7도에 나타낸다. 측정은 제5도에 나타낸 바와 같이 레이저칩을 예를 들면 동제(銅製)의 히트 싱크(41) 상에 p 사이드 다운으로 장착하여 행하였다. 제7도로부터 알 수 있는 바와 같이, 주입 전류를 연속적으로 흐르게 한 경우의 임계 전류(Ith)는 약 45mA이고, 이것은 약 1.5kA/cm2의 임계 전류 밀도(Jth)에 대응한다. 한편, 주입 전류를 펄스 형태로 흐르게 한 경우의 임계 전류(Ith)는 약 42mA이다. 여기서, 주입 전류를 연속적으로 흐르게 한 경우의 광출력-전류 특성의 측정은 주입 전류를 500mA/초의 속도로 0부터 100mA로 증가시켜 갔다. 한편, 주입 전류를 펄스 형태로 흐르게 한 경우의 광출력-전류 특성의 측정은 주입 전류의 펄스 폭 2㎲, 반복 속도 1ms로 행하였다. 제7도로부터 알 수 있는 바와 같이, 주입 전류를 펄스 형태로 흐르게 한 경우 및 연속적으로 흐르게 한 경우의 슬로프 효율(Sd)은 각각 0.34 W/A 및 0.31 W/A이다. 레이저 발진의 임계값에서의 p 측 전극(11) 및 n 측 전극(12) 간의 인가 전압은 약 17V이다.
제8도는 이 제1 실시예에 의한 반도체 레이저를 실온(296K)으로 발진시켰을 때의 발광 스펙트럼의 측정 결과를 나타낸다. 제8도로부터 알 수 있는 바와 같이, 펄스동작시킨 경우 및 연속동작시킨 경우에서 각각 521.6nm 및 523.5nm의 파장으로 유도 방출이 관측된다.
이 제1 실시예에 의한 반도체 레이저에 대한 α, β의 값은 다음과 같다. 즉, 전술한 측정 결과로부터, Ith(Pulse) = 42mA = 0.042A, Vth= 17V이다. 또, R = 10 Ω, Rt= 23K/W, T0= 150K이다. 이들 값을 식 (10) 및 (11)에 대입하여 α, β를 계산하면, α= 0.11, β= 0.0027이 된다. 제2도에 (α, β) = (0.11, 0.0027)을 검은 원으로 플롯하였다. 제2도로부터, (0.11, 0.0027)은 확실히 영역 D 내에 있는 것을 알 수 있다. 역으로 말하면, (α, β)가 제2도의 영역 D 내에 존재하도록 반도체 레이저의 설계 제조가 행해지고 있음으로써, 전술과 같이 실온 연속 발진이 가능해진 것이다. 그리고 제2도에는 참고를 위해 AlGaaAs계 화합물 반도체를 사용한 반도체 레이저에 대한 (α, β)와, AlGaInP계 화합물 반도체를 사용한 반도체 레이저에 대한 (α, β)를 흰 원으로 플롯하였으나, 모두 영역 D 내에 존재하고 있는 것을 알 수 있다.
이상의 계산에서는, 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층의 Cd 조성비를 z를 0.19로 하고 있으나, 예를 들면 이 Cd 조성비 z를 0.13으로 하였을 때의 α, β의 값은 다음과 같이 된다. 즉, 이 경우 Ith(pulse) = 200mA = 0.2A, Vth= 6V가 된다. 한편, R, Rt, T0의 값은 상기와 동일하게 한다. 이들 값을 사용하여 α, β를 계산하면, α = 0.18, β = 0.061이 된다.
제2도에 (α, β) = (0.18, 0.061)을 검은 원으로 플롯하였다. 제2도로부터, (0.18, 0.061)도 영역 D 내에 존재하고 있는 것을 알 수 있다.
그리고 일반적으로 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층의 Cd 조성비 z를 크게 하면, Ith(pulse)는 감소하고, T0은 커진다. 또, n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)의 Mg 조성비 p 및 S 조성비 q를 크게 하면, 띠간격(Eg)은 증가하고, Ith(pulse)는 감소하고, T0은 커지고, R은 증가하고, Rt는 증가한다. 그리고 n형 ZnSe 광도파층(4)의 불순물농도 및/또는 p형 ZnSe 광도파층(6)의 불순물 농도를 높게 하면, R은 감소하고, T0은 감소한다. 또, 끝면 코팅을 행하면, Ith(pulse)는 감소한다.
이상과 같이, 이 제1 실시예에 의하면, 실온에서 파장 523.5nm로 연속 발진 가능한 녹색발광이며 또한 저임계값 전류 밀도의 SCH 구조를 가진 반도체 레이저를 실현할 수 있다. 그리고 이 반도체 레이저는 동작시의 발열이 적고, 또 제조가 용이하다.
그리고 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층의 Cd 조성비를 z를 예를 들면 0.05로 하였을 때의 띠간격(Eg)은 77K에서 2.72eV이고, n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)의 Mg 조성비 p 및 S 조성비 q를 예를 들면 각각 0.17 및 0.24로 하였을 때의 띠간격 Eg은 77K에서 3.07eV이고, 그 때의 n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)과 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층과의 사이의 띠간격(Eg)의 차 △Eg는 0.35eV이다. 이 경우, 발진 파장은 약 473nm이다.
또, 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층의 Cd 조성비 z를 예를 들면 0.10으로 하였을 때의 띠간격(Eg)은 77K에서 2.65eV이고, n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)의 Mg 조성비 p 및 S 조성비 q를 예를 들면 각각 0.13 및 0.21로 하였을 때의 띠간격(Eg)은 77K에서 3.00eV이고, 그 때의 n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)과 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층과의 사이의 띠간격(Eg)의 차 △Eg는 0.35eV이다. 이 경우, 발진 파장은 약 486nm이다.
그리고 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층의 Cd 조성비 z를 예를 들면 0.12로 하였을 때의 띠간격(Eg)은 77K에서 2.62eV이고, n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)의 Mg 조성비 p 및 S 조성비 q를 예를 들면 각각 0.10 및 0.17로 하였을 때의 띠간격(Eg)은 77K에서 2.97eV이고, 그 때의 n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)과 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층과의 사이의 띠간격(Eg)의 차 △Eg는 0.35eV이다. 이 경우, 발진 파장은 약 491nm이다.
또, 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층의 Cd 조성비를 z를 예를 들면 0.20으로 하였을 때의 띠간격(Eg)은 77K에서 2.51eV이고, n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)의 Mg 조성비 p 및 S 조성비 q를 예를 들면 각각 0.03 및 0.08로 하였을 때의 띠간격(Eg)은 77K에서 2.86eV이고, 그 때의 n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)과 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층과의 사이의 띠간격(Eg)의 차 △Eg는 0.35eV이다. 이 경우, 발진 파장은 약 514nm이다.
제9도는 본 발명의 제2 실시예에 의한 반도체 레이저를 나타낸다. 이 제2 실시예에 의한 반도체 레이저도 SCH 구조를 가지는 것이다.
제9도에 나타낸 바와 같이, 이 제2 실시예에 의한 반도체 레이저에서는, 예를 들면 n형 불순물로서 Si가 도핑된 (100) 면방위의 n형 GaAs 기판(1) 상에, 예를 들면 n형 불순물로서 Cl이 도핑된 n형 ZnSe 버퍼층(2), 예를 들면 n형 불순물로서 Cl이 도핑된 n형 Zn1-pMgpSqSe1-q클래드층(3), 예를 들면 n형 불순물로서 Cl이 도핑된 n형 ZnSe 광도퐈층(4), 활성층(5), 예를 들면 p형 불순물로서 N이 도핑된 p형 ZnSe 광도파층(6), 예를 들면 p형 불순물로서 N이 도핑된 p형 Zn1-pMgpSqSe1-q클래드층(7), 예를 들면 p형 불순물로서 N이 도핑된 p형 ZnSvSe1-v층(8), 예를 들면 p형 불순물로서 N이 도핑된 p형 ZnSe 접촉층(9), p형 ZnTe로 이루어지는 양자웰층과 p형 ZnSe로 이루어지는 장벽층을 교대로 적층한 p형 ZnTe/ZnSe 다중 양자웰(MQW)층(15) 및 예를 들면 p형 불순물로서 N이 도핑된 p형 ZnTe 접촉층(16)이 순차 적층되어 있다. p형 ZnTe/ZnSe MQW 층(15)에 대하여는 후에 상세히 설명한다.
이 경우, p형 ZnTe 접촉층(16), p형 ZnTe/ZnSe MQW 층(15), p형 ZnSe 접촉층(9) 및 p형 ZnSvSe1-v층(8)의 상층부는 스트라이프형상으로 패터닝되어 있다. 이 스트라이프부의 폭은 예를 들면 5㎛이다.
전술한 스트라이프부 이외의 부분의 p형 ZnSvSe1-v층(8) 상에 Al2O3막으로 이루어지는 절연층(10)이 형성되어 있는 것은 제1 실시예와 같다. 이 경우, 스트라이프형상의 p형 ZnTe 접촉층(16) 및 절연층(10) 상에 p 측 전극(11)이 형성되어 있다. 이 p 측 전극(11)으로서는, 예를 들면 제1 실시예와 같은 Au/Pt/Pd 전극이 사용된다. n형 GaAs 기판(1)의 뒷면에 In 전극과 같은 n 측 전극(12)이 접촉하고 있는 것은 제1 실시예와 동일하다.
또한, 도시는 생략하지만, 이 제2 실시예에 의한 반도체 레이저에서도, 제1 실시예와 같은 끝면 코팅이 되어 있다.
이 제2 실시예에서는, 활성층(5)은 예를 들면 두께가 2∼20nm, 예를 들면 두께가 9nm의 i형 Zn1-zCdzSe 양자웰층으로 이루어지는 단일 양자웰 구조를 가진다. 이 경우, n형 ZnSe 광도파층(4) 및 p형 ZnSe 광도파층(6)이 장벽층을 이루는 제1 실시예와 같다.
n형 Zn1-pMgpSqSe1-q클래드층(3) 및 p형 Zn1-pMgpSqSe1-q클래드층(7)의 Mg 조성비 p 및 조성비 q나 활성층(5)을 이루는 i형 Zn1-zCdzSe 양자웰층의 Cd 조성비 z 등은 제1 실시예와 같다. 마찬가지로, n형 Zn1-pMgpSqSe1-q클래드층(3), n형 ZnSe 광도파층(4), p형 ZnSe 광도파층(6), p형 Zn1-pMgpSqSe1-q클래드층(7), p형 ZnSvSe1-v층(8) 및 p형 ZnSe 접촉층(9)의 두께나 불순물농도는 제1 실시예에서 설명한 바와 같다. 또한, p형 ZnTe 접촉층(16)의 두께는 예를 들면 70nm이고, 불순물농도는 예를 들면 1× 1019cm-3이다.
제1 실시예에 의한 반도체 레이저와 마찬가지로, 이 제2 실시예에 의한 반도체 레이저의 공진기 길이(L)는 예를 들면 640㎛로 선택되고, 이 공진기 길이 방향으로 수직의 방향의 폭은 예를 들면 400㎛로 선택된다.
전술한 p형 ZnTe/ZnSe MQW 층(15)이 배설되어 있는 것은 p형 ZnSe 접촉층(9)과 p형 ZnTe 접촉층(16)을 직접 접합하면, 접합계면에서 가전자대(價電子帶)에 커다란 불연속이 생기고, 이것이 p 측 전극(11)으로부터 p형 ZnTe 접촉층(16)에 주입되는 정공(正孔)에 대한 장벽으로 되므로, 이 장벽을 실효적으로 없애기 위해서이다.
즉, p형 ZnSe 중의 캐리어 농도는 통상은 5× 1017cm-3정도가 상한이고, 한편, p형 ZnTe 중의 캐리어 농도는 1019cm-3이상으로 하는 것이 가능하다. 또, p형 ZnSe/p형 ZnTe계면에서이 가전자대의 불연속의 크기는 약 0.5eV이다. 이와 같은 p형 ZnSe / p형 ZnTe 접합의 가전자대에는, 접합이 스텝접합이라고 가정하면, p형 ZnSe 측에
의 폭에 걸쳐서 띠의 만곡이 생긴다. 여기서, q는 전자의 전하의 절대값, ε는 ZnSe의 유전율, φT는 p형 ZnSe / p형 ZnTe계면에서의 가전자대의 불연속 포텐셜(약 0.5eV)을 나타낸다.
식 (20)을 이용하여 이 경우의 W를 계산하면, W = 32nm이 된다. 이 때에 가전자대의 정상이 p형 ZnSe / p형 ZnTe계면에 수직의 방향에 따라서 어떻게 변화하는가를 나타낸 것이 제10도이다. 단, p형 ZnSe 및 p형 ZnTe의 페르미 준위(準位)는 가전자대의 정상에 일치하면 근사하고 있다. 제10도에 나타낸 바와 같이, 이 경우 p형 ZnSe의 가전자대는 p형 ZnTe에 향하여 아래로 만곡되어 있다. 이 아래에 볼록한 가전자대의 변화는 p 측 전극(11)으로 부터 이 p형 ZnSe / p형 ZnTe 접합에 주입된 정공에 대하여 포텐셜 장벽으로서 작용한다.
이 문제는 p형 ZnSe 접촉층(9)과 p형 ZnTe 접촉층(16)의 사이에 p형 ZnTe/ZnSe MQW 층(15)을 둠으로써 해결할 수 있다. 이 p형 ZnTe/ZnSe MQW 층(15)은 구체적으로는 예를 들면 다음과 같이 설계된다.
제11도는 p형 ZnTe로 이루어지는 양자웰층의 양측의 p형 ZnSe로 이루어지는 장벽측 사이에 끼인 구조의 구조의 단일 양자웰에서의 p형 ZnTe로 이루어지는 양자웰의 폭 Lw에 대하여 제1 양자 준위(E1)가 어떻게 변화하는가를 유한 장벽의 웰형 포텐셜에 대한 양자역학적 계산에 의해 구한 결과를 나타낸다. 단, 이 계산에서는, 양자웰층 및 장벽층에서의 전자의 질량으로서 p형 ZnSe 및 p형 ZnTe 중의 정공의 유효 질량 mh을 상정하여 0.6mo(mo: 전자의 정지질량)을 사용하고, 또한 웰의 깊이는 0.5eV로 하고 있다.
제11도로부터, 양자웰의 폭(Lw)을 작게 함으로써, 양자웰 내에 형성되는 양자 준위(E1)를 높게 할 수 있는 것을 알 수 있다. p형 ZnTe/ZnSe MQW 층(15)은 이것을 이용하여 설계한다.
이 경우, p형 ZnSe / p형 ZnTe계면으로부터 p형 ZnSe 측에 폭(W)에 걸쳐서 생기는 띠의 만곡은 p형 ZnSe / p형 ZnTe계면으로부터의 거리 x(제10도)의 2차 함수
로 주어진다. 따라서, p형 ZnTe/ZnSe MQW 층(15)의 설계는 식 (21)에 따라서 p형 ZnTe로 이루어지는 양자웰층의 각각에 형성되는 양자 준위(E1)가 p형 ZnSe 및 p형 ZnTe의 가전자대의 정상의 에너지와 일치하고, 또한 서로 같아지도록 Lw을 단계적으로 변화시킴으로써 행할 수 있다.
제12도는 p형 ZnTe/ZnSe MQW 층(15)에서의 p형 ZnSe로 이루어지는 장벽층의 폭(LB)을 2nm으로 한 경우의 양자웰 폭(Lw)의 설계예를 나타낸다. 여기서, p형 ZnSe 접촉층(9)의 억셉터 농도 NA는 5× 1017cm-3로 하고, p형 ZnTe 접촉층(16)의 억셉터 농도 NA는 1× 1019cm-3로 하고 있다. 제12도에 나타낸 바와 같이, 이 경우에는 합계 7개인 양자웰의 폭(Lw)을 그 양자 준위(E1)가 p형 ZnSe 및 p형 ZnTe의 페르미 준위와 일치하도록, p형 ZnSe 접촉층(9)으로부터 p형 ZnTe 접촉층(16)에 향하여 Lw = 0.3nm, 0.4nm, 0.5nm, 0.6nm, 0.8nm, 1.1nm, 1.7nm로 변화시키고 있다.
그리고 양자웰의 폭(Lw)의 설계에서는, 엄밀하게는 각각의 양자웰의 준위는 상호 결합하고 있기 때문에 그들의 상호작용을 고려할 필요가 있고, 또 양자웰과 장벽층의 격자 부정합에 의한 왜곡의 효과도 받아들이지 않으면 안되지만, 다중 양자웰의 양자 준위를 제12도와 같이 평평하게 설정하는 것은 원리적으로 충분히 가능하다.
제12도에서, p형 ZnTe에 주입된 정공은 p형 ZnTe/ZnSe MQW 층(15)의 각각의 양자웰에 형성된 양자 준위(E1)를 통해 공명 터널링에 의해 p형 ZnSe 쪽으로 흐를 수 있으므로, p형 ZnSe / p형 ZnTe계면의 포텐셜 장벽은 실효적으로 없어진다. 따라서, 이 제2의 실시예에 의한 반도체 레이저에 의하면, 양호한 전압-전류 특성을 얻을 수 있는 동시에, 레이저 발진에 필요한 인가 전압을 대폭 줄일 수 있다.
이 제2 실시예에 의한 반도체 레이저의 제조 방법은 제1 실시예에 의한 반도체 레이저의 제조 방법과 같으므로, 설명을 생략한다.
이 제2 실시예에 의한 반도체 레이저에 대한 α, β의 값은 Ith(pulse) = 48mA = 0.048A, Vth= 8V, R = 12Ω, Rt= 23K/W, T0= 150K로서 계산하면, α = 0.059, β = 0.0042가 된다. 제2도에 (α, β) = (0.059, 0.0042)를 검은 원으로 플롯하였다. 제2도로부터 명백한 바와 같이, 이 경우도 (0.059, 0.0042)는 확실히 영역 D 내에 존재하고 있다.
이 제2 실시예에 의하면, 제1 실시예와 마찬가지로 실온에서 연속 발진 가능한 예를 들면 녹색 발광으로 또한 저임계값 전류 밀도의 SCH 구조를 가진 반도체 레이저를 실현할 수 있다. 그리고 이 반도체 레이저는 동작시의 발열이 적고, 제조도 용이하다. 특히, 이 제2 실시예에서는, p형 ZnSe 접촉층(9) 상에 p형 ZnTe/ZnSe MQW 층(15) 및 p형 ZnTe 접촉층(16)을 적층하고, 이 p형 접촉층(16) 상에 p 측 전극(11)을 접촉시키고 있으므로, 반도체 레이저의 동작 시의 발열을 매우 적게 할 수 있는 동시에, 전술과 같이 레이저발진에 필요한 인가 전압을 대폭 줄일 수 있다.
이상, 본 발명의 실시예에 대하여 구체적으로 설명하였으나, 본 발명은 전술한 실시예에 한정되는 것은 아니고, 본 발명의 기술적 사상에 따른 각종의 변형이 가능하다.
예를 들면, 전술한 제1 실시예 및 제2 실시예에서 사용되고 있는 n형 ZnSe 광도파층(4) 및 p형 ZnSe 광도파층(6) 대신에 i형 ZnSe 광도파층을 사용해도 된다. 그리고 격자 정합을 취하는 견지에서는, 이들 n형 ZnSe 광도파층(4) 및 p형 ZnSe 광도파층(6)의 대신에, 특히 u = 0.06의 n형 ZnSuSe1-u층 및 p형 ZnSuSe1-u층 또는 i형 ZnSuSe1-u층을 사용하는 것이 바람직하다.
또, 전술한 제1 실시예 및 제2 실시예에서는, p형 ZnSe 광도파층(6), p형 Zn1-pMgpSqSe1-q클래드층(7), p형 ZnSvSe1-v층(8), p형 ZnSe 접촉층(9), p형 ZnTe 접촉층(16) 등의 p형 불순물로서의 N의 도핑은 ECR에 의해 발생된 N2플라스마를 조사(照射)함으로써 행하고 있으나, 이 N의 도핑은, 예를 들면 고주파 플라스마에 의해 여기(勵起)된 N2를 조사함으로써 이루어질 수도 있다.
그리고 전술한 제1 실시예 및 제2 실시예에서는, 화합물 반도체기판으로서 GaAs 기판을 사용하고 있으나, 이 화합물 반도체 기판으로서는, 예를 들면 GaP 기판 등을 사용해도 된다.
또, 전술한 제1 실시예 및 제2 실시예에서는, SCH 구조를 가진 반도체 레이저에 본 발명을 적용한 경우에 대하여 설명하였으나, 본 발명은 DH 구조(Double Heterostructure)를 가진 반도체 레이저에 적용할 수도 있다.
그리고 본 발명과 같은 기술적 사상을 III-V족 화합물 반도체를 사용한 반도체 레이저에도 적용할 수 있다. 예를 들면, 본 발명과 동일한 기술적 사상은 활성층의 재료로서 GaN계 화합물 반도체를 사용하여, 클래드층의 재료로서 AlGaN계 화합물 반도체를 사용한, 청색으로 발광 가능한 반도체 레이저나, 활성층의 재료로서 AlGaInP계 화합물 반도체를 사용하여, 클래드층의 재료로서 활성층을 이루는 AlGaInP계 화합물 반도체보다 띠간격이 큰 AlGaInP계 화합물 반도체를 사용한 녹색으로 황록색으로 발광 가능한 반도체 레이저에 적용하는 것이 가능하다.
나아가서는, 본 발명과 동일한 기술적 사상은 칼코파이라이트계 반도체를 사용한 반도체 레이저에도 적용하는 것이 가능하다. 이 칼코파이라이트계 반도체로서는, 예를 들면 다음과 같은 것을 들 수 있다. 제1의 종류의 것은 I족 원소와 III족 원소와 VI족 원소를 1 : 1 : 2의 원자비로 함유하는 것이며, 구체적으로는 CuInSe2, CuGaSe2, CuAlSe2등이다. 제2의 종류의 것은 II족 원소와 IV족 원소와 V족 원소를 1 : 1 : 2의 원자비로 함유하는 것이며, 구체적으로는 ZnSip2, ZnSiAs2, ZnGeP2, ZnGeAs2, ZnSnP2, ZnSnAs2, CdSiP2, CdSiAs2, CdGeP2, CdGeAs2, CdSnP2, CdSnAs2등이다. 제3의 종류의 것은 II족 원소와 III족 원소와 VI족 원소를 1 : 2 : 4의 원자비로 함유하는 것이며, 구체적으로는 ZnGa2S4, ZnIn2S4, CdGa2S4, CdIn2S4등이다.
이상 설명한 바와 같이, 본 발명에 따르면, 실온을 비롯한 고온에서 연속 발진 가능한 II-VI족 화합물 반도체를 사용한 반도체 레이저를 실현할 수 있다.

Claims (5)

  1. 제1 도전형의 제1 클래드층, 상기 제1 클래드층 위에 적층된 활성층, 상기 활성층 위에 적층된 제2 도전형의 제2 클래드층을 포함하며, 상기 제1 클래드층, 상기 활성층 및 상기 제2 클래드층은 II-VI족 화합물 반도체로 이루어지고, 임계 전류 Ith(A), 상기 제1 클래드층, 상기 활성층 및 상기 제2 클래드층으로 이루어지는 다이오드의 상승 전압 Vth(V), 상기 다이오드의 상승 후의 미분저항 R(Ω), 열저항 Rt(K/W), 특성 온도 T0(K)의 특성으로 펄스 발진하며,
    라고 정의할 때, (α, β)가, αβ 평면 상의 직선 α = 0, 직선 β = 0 및 t를 매개변수로 하는 곡선로 둘러싸인 영역 내에 존재하는 반도체 레이저.
  2. 제1항에서, 상기 제1 클래드층과 상기 활성층의 사이에 위치하는 제1 광도파층, 상기 제2 클래드층과 상기 활성층의 사이에 위치하는 제2 광도파층을 더 포함하며, 상기 제1 광도파층 및 상기 제2 광도파층은 II-VI족 화합물 반도체로 이루어지는 반도체 레이저.
  3. 제1항 또는 제2항에서, 상기 제1 클래드층 및 상기 제2 클래드층을 이루는 상기 II-VI족 화합물 반도체는 ZnMgSSe계 화합물 반도체인 반도체 레이저.
  4. 제1 도전형의 제1 클래드층, 상기 제1 클래드층 위에 적층되어 있는 활성층, 상기 활성층 위에 적층되어 있는 제2 도전형의 제2 클래드층을 포함하며, 상기 제1 클래드층, 상기 활성층 및 상기 제2 클래드층은 질화물계 III-V족 화합물 반도체로 이루어지고, 임계 전류 Ith(A), 상기 제1 클래드층, 상기 활성층 및 상기 제2 클래드층으로 이루어지는 다이오드의 상승 전압 Vth(V), 상기 다이오드의 상승 후의 미분저항 R(Ω), 열저항 Rt(K/W), 특성 온도 T0(K)의 특성으로 펄스 발진하며,
    라고 정의할 때 (α, β)가, αβ 평면 상의 직선 α = 0, 직선 β = 0 및 t를 매개변수로 하는 곡선로 둘러싸인 영역 내에 존재하는 반도체 레이저.
  5. 제4항에서, 상기 제1 클래드층과 상기 활성층의 사이에 위치하는 제1 광도파층, 상기 제2 클래드층과 상기 활성층의 사이에 위치하는 제2 광도파층을 더 포함하며, 상기 제1 광도파층 및 상기 제2 광도파층은 질화물계 III-V족 화합물 반도체로 이루어지는 반도체 레이저.
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