KR100302197B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그 제조방법을 개시한다. 이에 의하면, 다공질 실리콘층 상에 균열방지막의 패턴과 N/O/N막의 패턴이 정합된 상태로 배치된다.
따라서, 본 발명은 다공질 실리콘층과 N/O/N막의 패턴 사이에 추가로 균열방지막인 도핑되지 않은 다결정실리콘층의 패턴을 정합하여 배치하므로 다공질 실리콘층에 의한 스트레스 뿐만 아니라 구조적으로 플로우팅되므로 인하여 N/O/N막의 패턴에 발생하던 균열을 방지할 수 있고, 나아가 N/O/N막의 패턴 상에 형성되는 감지소자의 감지 특성을 향상할 수 있다.
Description
본 발명은 반도체장치에 관한 것으로서, 더욱 상세하게는 열적 플로우팅(thermal floating) 효과의 저하를 억제하여 감지소자의 감도특성을 향상하도록 한 반도체장치 및 그 제조방법에 관한 것이다.
일반적으로, 적외선센서(infrared sensor: IR sensor) 또는 유량센서(flow sensor)와 같은 반도체 감지소자를 갖는 반도체장치의 제조방법에서는 열적 플로우팅(thermal floating) 또는 아이솔레이션(isolation)의 목적으로 구동 IC를 위한 영역을 제외하고 그 나머지 영역의 실리콘기판을 선택적으로 후면 식각하여 제거하여 왔다. 실리콘기판의 식각방법으로는 MEMS(micro electrical mechanical system) 식각공정, 다공질 실리콘층 형성공정이 대표적인 방법이다.
이중에서 다공질 실리콘층을 이용하는 경우, 아래층으로부터 질화막, 산화막 및 질화막이 순차적으로 적층된 구조의 N/O/N막이 그 위에 형성되는 감지소자의 열적 플로우팅을 위해 주로 사용되어 왔다. 이때, N/O/N막의 품질이 감지소자의 감도특성에 큰 영향을 주기 때문에 N/O/N막의 품질 저하를 방지하는데 많은 주의가 필요하다. 한편, 감지소자는 물론 그 외의 기타 소자들을 하나의 동일 실리콘기판에 집적화하기 위해 실리콘기판에 부분적으로 다공질 실리콘층을 형성하는 경우가 종종 있다.
종래의 반도체장치에서는 도 1에 도시된 바와 같이, 제 1 도전형인 N형의 실리콘기판(10)의 전면에 N형 에피층(20)이 성장되고, N/O/N막(40)의 패턴이 감지부의 에피층(20) 상에 형성되고, N/O/N막(40)의 패턴 아래의 에피층(20)에 다공질 실리콘층(50)이 형성되고, 다공질 실리콘층(50) 상의 N/O/N막(40)의 패턴에감지소자(60)가 형성된다. 또한, N/O/N막(40)의 패턴은 하층으로부터 질화막(41), 산화막(43) 및 질화막(45)이 순차적으로 적층된 적층구조로 이루어진다. 다공질 실리콘층(50)은 N+형의 도전형을 갖는다. 미설명부호 47은 다공질 실리콘층(50)의 형성을 위한, 불산 전기화학적 식각용 N/O/N막(40)의 패턴에 형성된 창(window)이다.
물론, 도면에 도시되지 않았지만, 감지소자 부분을 제외한 영역에 구동 IC가 형성됨은 자명한 사실이다.
이와 같이 구성되는 종래의 반도체장치에서는 감지소자(60)가 다공질 실리콘층(40)과 그 위의 N/O/N막(30)의 패턴에 의해 열적 플로우팅된다.
그런데, 감지소자가 커지면, 그 아래에 위치한 다공질 실리콘층(50)의 다공도(porosity)가 특성상 불균일해지는데 이는 N/O/N막(40)의 패턴에 많은 스트레스를 가한다. 하지만, N/O/N막(40)의 패턴이 완충막(buffer layer)으로서 작용하기 때문에 어느 정도의 스트레스를 흡수 가능하다.
그러나, N/O/N막(40)의 패턴이 구조적으로 실리콘기판(10)으로부터 떠 있어서 다공질 실리콘층(50)에 접한 N/O/N막(40)의 패턴 저면부 A에 균열이 발생할 가능성이 높다. 이로 말미암아, N/O/N막(40)의 패턴이 품질 저하되고 나아가 N/O/N막(40)의 패턴 상에 위치한 감지소자(60)의 감도 특성을 악화시킨다.
이를 해결하기 위해 다공질 실리콘층의 상측부만을 얇은 두께로 산화하여 산화막을 형성하고 그 위에 N/O/N막의 패턴을 형성하는 방법이 제안되었다. 그러나, 이 방법의 경우, 다공질 실리콘층의 다공도(porosity)를 제어하기가 어렵다. 또한, 다공질 실리콘층의 산화 때에 다공질 실리콘층의 상측부가 제대로 산화되지 않아서 다공질 실리콘층의 상측부에 산화막이 제대로 형성되지 않는다. 그러므로, 그 산화막 위에 N/O/N막을 형성할 때 질소가 다공질 실리콘층의 기공(pore)으로 들어가는데 이는 열적 플로우팅 효과를 저감시키고 나아가 감지소자의 감도특성을 저하시킨다.
따라서, 본 발명의 목적은 다공질 실리콘층 상에 위치한 N/O/N막의 패턴에 균열이 발생하는 것을 방지하여 N/O/N막의 패턴 상에 형성된 감지소자의 감도 특성을 향상시키도록 한 반도체장치의 구조 및 그 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체장치의 구조를 나타낸 단면도.
도 2는 본 발명에 의한 반도체장치의 구조를 나타낸 단면도.
도 3 내지 도 6은 본 발명에 의한 반도체장치를 제조하기 위한 방법을 나타낸 공정도.
**** 도면의 주요 부분에 대한 부호의 설명 ****
10: 실리콘기판 20: 에피층 21: 산화막
23: 개구부 25: N+ 확산영역 40: N/O/N막
41: 질화막 43: 산화막 45: 질화막
47: 창(window) 50: 다공질 실리콘층
60: 감지소자 70: 균열방지막 71: 개구부
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체장치의 구조는
제 1 도전형 실리콘기판;
상기 실리콘기판 상에 형성된 제 1 도전형 에피층;
상기 에피층의 일부 영역에 선택적으로 형성된 다공질 실리콘층;
상기 다공질 실리콘층 상에 형성된 N/O/N막의 패턴;
상기 N/O/N막의 패턴에 균열이 발생하는 것을 방지하기 위해 상기 다공질 실리콘층과 상기 N/O/N막의 패턴 사이에 개재하여 형성된 균열방지막의 패턴; 그리고
상기 N/O/N막의 패턴 상에 형성된 감지소자를 포함하는 것을 특징으로 한다.
바람직하게는 상기 균열방지막의 패턴이 도핑되지 않은 다결정실리콘층으로 이루어질 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체장치의 제조방법은
제 1 도전형 실리콘기판 상에 제 1 도전형 에피층을 형성하는 단계;
상기 에피층의 일부 영역에 고농도의 제 1 도전형 확산영역을 선택적으로 형성하는 단계;
상기 확산영역 상에 원하는 N/O/N막의 패턴을 형성하는 단계;
불산 전기화학적 식각공정을 이용하여 상기 N/O/N막의 패턴을 마스크로 하여 상기 확산영역을 다공질 실리콘층으로 변환시키는 단계; 그리고
상기 N/O/N막의 패턴 상에 감지소자를 형성하는 단계를 포함하는 반도체장치의 제조방법에 있어서,
상기 N/O/N막의 패턴이 균열하는 것을 방지하기 위해 상기 N/O/N막의 패턴과 상기 확산영역 사이에 균열방지막의 패턴을 형성하는 단계를 포함한다.
바람직하게는 상기 균열방지막의 패턴을 도핑되지 않은 다결정실리콘층으로 구성할 수 있다.
따라서, 본 발명에 의하면, 균열방지막의 패턴이 도핑되지 않은 다공질 실리콘층과 N/O/N막의 패턴 사이에 개재하여 위치하면서 N/O/N막의 패턴을 지지하므로 N/O/N막의 패턴에 균열이 발생하는 것을 억제하고 나아가 감지소자의 감도특성을 향상시킨다.
이하, 본 발명에 의한 반도체장치 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2는 본 발명에 의한 반도체장치의 구조를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 제 1 도전형인 N형의 실리콘기판(10)의 전면에 N형 에피층(20)이 성장되고, N/O/N막(40)의 패턴이 감지부의 에피층(20) 상에 형성되고, N/O/N막(40)의 패턴 아래의 에피층(20)에 다공질 실리콘층(50)이 형성되고, 다공질 실리콘층(50) 상의 N/O/N막(40)의 패턴에 감지소자(60)가 형성된다.
또한, 균열방지막(70)의 패턴이 N/O/N막(40)의 패턴과 다공질 실리콘층(50) 사이에 개재하여 형성된다. 균열방지막(70)은 도핑되지 않은 다결정 실리콘층으로서 N/O/N막(40)의 패턴과 정합하는 동일한 패턴으로 이루어진다.
N/O/N막(40)의 패턴은 하층으로부터 질화막(41), 산화막(43) 및 질화막(45)이 순차적으로 적층된 적층구조로 이루어진다. 다공질 실리콘층(50)은 N+형의 도전형을 가지며 질화막(41), 산화막(43) 및 질화막(45) 보다도 두꺼운 두께를 갖는다. 미설명부호 47은 다공질 실리콘층(50)의 형성을 위한, 불산 전기화학적 식각용 N/O/N막(40)의 패턴에 형성된 창(window)이다. 물론, 도면에 도시되지 않았지만, 감지소자 부분을 제외한 영역에 구동 IC가 형성됨은 자명한 사실이다.
따라서, 본 발명의 반도체장치에 의하면, 균열방지막이 다공질 실리콘층과 접하는 N/O/N막의 패턴 저면부에서의 균열 발생을 방지하여 N/O/N막의 패턴 상에 위치한 감지소자의 감도 특성을 향상시킨다.
이와 같이 구성되는 반도체장치의 제조방법을 도 3 내지 도 6을 참조하여 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 먼저 제 1 도전형인 N형의 실리콘기판(10)의 전면에 N형 에피층(20)을 원하는 두께로 성장시킨다.
그리고 나서, 열산화공정을 이용하여 에피층(20) 상에 산화막(21)을 확산마스크층으로서 역할을 하기에 충분한 두께로 형성하고 사진식각공정을 이용하여 N+형 확산영역을 한정하기 위한 산화막(21)의 일부 영역을 그 아래의 에피층(20)이 노출될 때까지 식각하여 개구부(23)를 형성한다.
이후, 남은 산화막(21)을 마스크로 이용하여 개구부(23) 내의 에피층(20)에 N형 불순물, 예를 들어 인을 고농도로 확산하여 N+형 확산영역(25)을 형성한다. 이때, 확산영역(25)의 접합이 실리콘기판(10)에까지 도달함이 바람직하다.
도 4에 도시된 바와 같이, 이어서, 도 3의 남은 산화막(21)을 그 아래의 에피층(20)이 노출될 때까지 식각한다.
그런 다음, 화학기상증착공정을 이용하여 에피층(20)의 전면 상에 균열방지막(70)을 적층한다. 이는 도 2의 N/O/N막(40)의 패턴들에 균열이 발생하는 것을 방지하여 그 위의 감지소자(60)의 감도 특성을 향상하기 위함이다.
여기서, 균열방지막(70)으로는 N+ 확산영역(25)을 고농도 불산(HF)용액으로 처리하여 다공질 실리콘층(25)으로 변환시킬 때 불산용액에 거의 식각되지 않는, 도핑되지 않은 다결정실리콘층을 사용하는 것이 바람직하다. 다결정실리콘층은 5000Å의 두께로 형성된다.
한편, 다결정실리콘층이 화학기상증착공정에 의해 적층되므로 N+ 확산영역(25) 내의 불순물이 외부확산(out diffusion)되지 않는다.
그리고 나서, 사진식각공정을 이용하여 다공질 실리콘층(50)을 선택적으로 형성하기 위한 균열방지막(70)의 일부 영역 상에 개구부가 위치하도록 감광막(도시 안됨)의 패턴을 균열방지막(70) 상에 형성하고 이를 마스크층으로 이용하여 균열방지막(70)을 그 아래의 확산영역(25)이 노출될 때까지 반응성 이온식각하여 균열방지막(70)의 패턴을 형성한다.
여기서, 균열방지막(70)의 개구부(71)는 N+확산영역(25)을 도 2의 다공질 실리콘층(50)으로 전환하기 위한 불산 전기화학적 식각용 창으로 적합하도록 형성된 것이다.
도 5에 도시된 바와 같이, 이후, 균열방지막(70)의 패턴 상에 정합하도록 균열방지막(70)의 패턴 상에 N/O/N막(40)의 패턴을 형성한다.
이를 좀 더 상세히 언급하면, 상기 결과 구조물 상에 종래와 동일한 방법으로 질화막(41)을 1500Å의 두께로 적층하고 그 위에 산화막(43)을 3000Å의 두께로 적층하고 마지막으로 질화막(45)을 1500Å의 두께로 적층한다. 이어서, 사진식각공정을 이용하여 균열방지막(70)의 개구부(71) 상에 정합된 동일 사이즈의 창(47)을 이격하여 형성한다.
도 6에 도시된 바와 같이, 이후, 통상적인 불산 전기화학적 식각공정을 이용하여 N+확산영역(25)만을 다공질 실리콘층(50)으로 변환시킨다. 이때, 균열방지막(70)인 도핑되지 않은 다결정실리콘층이 식각되지 않는다.
마지막으로, 통상적인 방법을 이용하여 다공질 실리콘층(50)의 상부에 위치한, N/O/N막(40)의 패턴 상에 감지소자(60)를 형성한다.
따라서, 본 발명은 균열방지막으로 N/O/N막을 지지하므로 종래와 달리 다공질 실리콘층에 의한 스트레스와, 구조적으로 플로우팅됨으로 인하여 N/O/N막의 저면부에 균열이 발생하는 현상을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 다공질 실리콘층 상에 균열방지막의 패턴과 N/O/N막의 패턴이 정합된 상태로 배치된다.
따라서, 본 발명은 다공질 실리콘층과 N/O/N막의 패턴 사이에 추가로 균열방지막인 도핑되지 않은 다결정실리콘층의 패턴을 정합하여 배치하므로 다공질 실리콘층에 의한 스트레스 뿐만 아니라 구조적으로 플로우팅되므로 인하여 N/O/N막의 패턴에 발생하던 균열을 방지할 수 있고, 나아가 N/O/N막의 패턴 상에 형성되는 감지소자의 감지 특성을 향상할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (4)
- 제 1 도전형 실리콘기판;상기 실리콘기판 상에 형성된 제 1 도전형 에피층;상기 에피층의 일부 영역에 선택적으로 형성된 다공질 실리콘층;상기 다공질 실리콘층 상에 형성된 N/O/N막의 패턴;상기 N/O/N막의 패턴에 균열이 발생하는 것을 방지하기 위해 상기 다공질 실리콘층과 상기 N/O/N막의 패턴 사이에 개재하여 형성된 균열방지막의 패턴; 그리고상기 N/O/N막의 패턴 상에 형성된 감지소자를 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 균열방지막은 도핑되지 않은 다결정실리콘층으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 1 도전형 실리콘기판 상에 제 1 도전형 에피층을 형성하는 단계;상기 에피층의 일부 영역에 고농도의 제 1 도전형 확산영역을 선택적으로 형성하는 단계;상기 확산영역 상에 원하는 N/O/N막의 패턴을 형성하는 단계;불산 전기화학적 식각공정을 이용하여 상기 N/O/N막의 패턴을 마스크로 하여상기 확산영역을 다공질 실리콘층으로 변환시키는 단계; 그리고상기 N/O/N막의 패턴 상에 감지소자를 형성하는 단계를 포함하는 반도체장치의 제조방법에 있어서,상기 N/O/N막의 패턴이 균열하는 것을 방지하기 위해 상기 N/O/N막의 패턴과 상기 확산영역 사이에 균열방지막의 패턴을 형성하는 단계를 포함하는 반도체장치의 제조방법.
- 제 3 항에 있어서, 상기 균열방지막을 도핑되지 않은 다결정실리콘층으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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| KR1019990029917A KR100302197B1 (ko) | 1999-07-23 | 1999-07-23 | 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19603901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019990029917A KR100302197B1 (ko) | 1999-07-23 | 1999-07-23 | 반도체장치 및 그 제조방법 |
Country Status (1)
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1999
- 1999-07-23 KR KR1019990029917A patent/KR100302197B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010010820A (ko) | 2001-02-15 |
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