KR100300033B1 - 반도체메모리회로 - Google Patents

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Abstract

본 발명은 반도체 메모리회로에 관한 것으로, 종래 반도체 메모리회로는 테스트를 할 때 컬럼 디코더의 출력만을 병렬로 처리하고, 다수의 워드라인 각각에 대해 테스트해야 함으로써, 테스트 시간이 지연되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 로우 어드레스와 컬럼 어드레스를 각각 디코딩하여 출력하는 로우 디코더 및 컬럼 디코더의 출력신호에 따라 메모리셀부의 특정 메모리셀을 인에이블시켜 데이터를 저장 또는 저장된 데이터를 출력하며, 사용자의 테스트 모드 명령에 따라 상기 메모리셀부의 모든 비트라인을 인에이블시키는 테스트 모드 플랙 발생부를 포함하는 반도체 메모리회로에 있어서, 사용자의 테스트 모드 명령에 따라 상기 메모리셀부의 모든 메모리셀을 인에이블시키는 로우 테스트 모드 플랙 발생부를 더 포함하여 모든 워드라인과 비트라인을 동시에 인에이블시켜, 모든 메모리셀에 동시에 동일한 외부의 데이터를 저장하고, 그 저장한 데이터를 동시에 읽어 모든 데이터가 동일한 값일 때 정상인 것으로 판정함으로써, 테스트 시간이 단축되는 효과가 있다.

Description

반도체 메모리회로{CIRCUIT FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리회로에 관한 것으로, 특히 모든 메모리셀을 동시에 인에이블시켜, 쓰기동작을 실시함으로써 반도체 메모리의 제조 후 테스트하는 경우 그 테스트 속도를 향상시키는데 적당하도록 한 반도체 메모리회로에 관한 것이다.
일반적으로, 반도체 메모리회로는 로우 어드레스와 컬럼 어드레스를 각각 디코딩하는 로우 디코더 및 컬럼 디코더와, 상기 로우 디코더 및 컬럼 디코더의 출력신호에 따라 인에이블된 메모리셀부의 특정 메모리셀에 저장된 데이터를 증폭하여 출력하거나, 외부의 데이터를 증폭하여 상기 특정 메모리셀에 저장하는 센스앰프와; 상기 센스앰프를 통해 입출력되는 데이터를 버퍼링하는 입출력 버퍼와; 반도체 메모리를 테스트하는 사용자의 테스트 모드 명령의 입력에 따라 테스트 모드 플랙을 발생하여 상기 컬럼 디코더와 입출력 버퍼를 제어하는 테스트 모드 플랙 발생부를 포함하여 구성되며, 이와 같은 종래 반도체 메모리회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 반도체 메모리회로도로서, 이에 도시한 바와 같이 각각 로우 어드레스(RA), 컬럼 어드레스(CA)를 인가 받아 버퍼링하여 출력하는 로우 어드레스 버퍼(1) 및 컬럼 어드레스 버퍼(2)와; 상기 로우 어드레스 버퍼(1)와 컬럼 어드레스 버퍼(2)에서 각각 버퍼링된 로우 어드레스(RA)와 컬럼 어드레스(CA)를 각각 디코딩하는 로우 디코더(3) 및 컬럼 디코더(4)와, 상기 로우 디코더(3) 및 컬럼 디코더(4)의 출력신호에 따라 인에이블된 메모리셀부(5)의 특정 메모리셀에 저장된 데이터를 증폭하여 출력하거나, 외부의 데이터를 증폭하여 상기 특정 메모리셀에 저장하는 센스앰프(6)와; 상기 센스앰프(6)를 통해 입출력되는 데이터를 버퍼링하는 입출력 버퍼(7)와; 반도체 메모리를 테스트하는 사용자의 테스트 모드 명령의 입력에 따라 테스트 모드 플랙(TMF)을 발생하여 상기 컬럼 디코더(4)와 입출력 버퍼(7)를 제어하는 테스트 모드 플랙 발생부(8)로 구성된다.
이하, 상기와 같은 종래 반도체 메모리회로의 동작을 설명의 편이상 외부의 데이터를 저장하는 동작에 한정하여 설명한다.
먼저, 로우 어드레스(RA)와 컬럼 어드레스(CA)가 입력되면, 그 입력된 어드레스신호들은 각각 로우 어드레스 버퍼(1)와 컬럼 어드레스 버퍼(2)에서 버퍼링된다. 이때 각 어드레스(RA),(CA)는 인가시점이 결정된다.
그 다음, 상기 로우 어드레스 버퍼(1)를 통해 버퍼링된 로우 어드레스(RA)를 인가 받은 로우 디코더(3)는 로우 어드레스(RA)를 디코딩하여 메모리셀부(5)의 특정 메모리셀의 워드라인에 고전위의 신호를 인가하여 워드라인을 공유하는 특정 열의 메모리셀들을 인에이블시킨다.
그 다음, 상기 컬럼 어드레스 버퍼(2)를 통해 컬럼 어드레스(CA)를 인가 받은 컬럼 디코더(4)는 그 컬럼 어드레스(CA)를 디코딩하여 출력한다.
그 다음, 상기 디코딩된 컬럼 어드레스(CA)를 증폭하여 비트라인을 통해 출력하는 센스앰프(6)의 동작에 의해 상기 인에이블된 워드라인을 공유하는 메모리셀들 중 특정 메모리셀이 인에이블 된다.
그 다음, 외부의 데이터가 입출력 버퍼(7)에 저장된 후, 상기 센스앰프(6)를 통해 상기 인에이블된 특정 메모리셀에 저장된다.
이와 같은 과정을 통해 외부의 데이터는 메모리셀에 저장되며, 반도체 메모리를 테스트하는 경우 사용자의 명령을 입력받은 테스트 모드 플랙 발생부(8)는 테스트 모드 플랙(TMF)을 발생시킨다. 상기 테스트 모드 플랙(TMF)을 인가 받은 컬럼 디코더(4)는 컬럼 어드레스(RA)의 값에 관계없이 메모리셀부(5)의 모든 비트라인을 인에이블시킨다.
이와 같은 동작으로 쓰기동작시에 하나의 워드라인을 공유하는 한 열의 메모리셀에 동시에 동일한 외부의 데이터를 쓰게 된다. 즉, 메모리의 종류에 따라 8비트, 16비트, 32비트의 입출력 비트에 모두 동일한 데이터를 쓰게 된다.
이와 같이 쓰기동작을 실시한 후, 반도체 메모리의 정상여부를 판단하기 위해서는 다시 워드라인을 공유하는 한 열의 메모리셀의 데이터를 읽어 모두 같은 값이면 반도체 메모리를 정상으로 판정한다.
상기한 바와 같이 종래 반도체 메모리회로는 테스트를 할 때 컬럼 디코더의 출력만을 병렬로 처리하고, 다수의 워드라인 각각에 대해 테스트해야 함으로써, 테스트 시간이 지연되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 테스트 동작에서 로우 디코더와 컬럼 디코더를 모두 병렬로 처리 할 수 있는 반도체 메모리회로를 제공함에 그 목적이 있다.
도1은 종래 반도체 메모리회로도.
도2는 본 발명 반도체 메모리회로도.
도3은 도2에 있어서, 로우 디코더의 내부 구성도.
도4는 도3에 있어서, 프레 디코더의 내부 구성도.
***도면의 주요 부분에 대한 부호의 설명***
1:로우 어드레스 버퍼 2:컬럼 어드레스 버퍼
3:로우 디코더 4:컬럼 디코더
5:메모리셀부 6:센스앰프
7:입출력 버퍼 8:테스트 모드 플랙 발생부
9:로우 테스트 모드 플랙 발생부
상기와 같은 목적은 로우 어드레스와 컬럼 어드레스를 각각 디코딩하여 출력하는 로우 디코더 및 컬럼 디코더의 출력신호에 따라 메모리셀부의 특정 메모리셀을 인에이블시켜 데이터를 저장 또는 저장된 데이터를 출력하며, 사용자의 테스트 모드 명령에 따라 상기 메모리셀부의 모든 비트라인을 인에이블시키는 테스트 모드 플랙 발생부를 포함하는 반도체 메모리회로에 있어서, 사용자의 테스트 모드 명령에 따라 상기 메모리셀부의 모든 메모리셀을 인에이블시키는 로우 테스트 모드 플랙 발생부를 더 포함하여 구성하여 테스트시 모든 메모리셀을 동시에 인에이블시켜 동일한 데이터를 저장하고, 다시 그 저장된 데이터를 읽어 모두 같은 값인지를 판단할 수 있도록 함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 반도체 메모리회로도로서, 이에 도시한 바와 같이 도1에 도시한 종래의 구성에 사용자의 테스트 모드 명령에 따라 로우 테스트 모드 플랙(RTMF)을 발생시키는 로우 테스트 모드 플랙 발생부(9)를 더 포함하여 구성된다.
도3은 상기 로우 디코더(3)의 내부 구성도로서, 이에 도시한 바와 같이 각각 상기 로우 테스트 모드 플랙(RTMF)을 스위치(S1~S3)를 통해 인가 받고, 로우 어드레스(RA0,RA1), (RA2,RA3), (RA4,RA5), (RA6,RA7)를 직접 인가 받아 인가 받은 신호를 디코딩하여 각각 4비트의 프레디코딩신호를 출력하는 프레 디코더(PDCDR1~PDCDR4)와; 상기 각 프레 디코더(PDCDR1~PDCDR4)의 프레디코딩신호를 낸드조합하여 워드라인을 통해 출력하는 다수의 낸드게이트(NAND0~NAND255)로 구성된다.
도4는 상기 프레디코더(PDCDR1~PDCDR4)의 내부 구성도로서, 이에 도시한 바와 같이 제 1 및 제 2로우 어드레스(RAi),(RAj)를 낸드조합하여 출력하는 낸드게이트(NAND256)와; 상기 제 1로우 어드레스(RAi)와 인버터(INV2)를 통해 반전된 제 2로우 어드레스(RAj)를 낸드조합하여 출력하는 낸드게이트(NAND257)와; 인버터(INV1)를 통해 제 1로우 어드레스(RAi)를 인가받아, 제 2로우 어드레스(RAj)와 낸드조합하여 출력하는 낸드게이트(NAND258)와; 상기 인버터(INV1),(INV2)를 통해 제 1 및 제 2로우 어드레스(RAi,RAj)를 인가받아 낸드조합하여 출력하는 낸드게이트(NAND259)와; 각각의 일측입력단에 상기 낸드게이트(NAND256~NAND259)의 출력신호를 입력받으며, 타측 입력단에 인버터(INV3)를 통해 반전된 로우 테스트 모드 플랙(RTMF)을 인가받아 낸드조합하여 출력하는 낸드게이트(NAND260~NAND263)로 구성된다.
이하, 상기와 같이 구성된 본 발명 반도체 메모리회로의 동작을 설명한다.
먼저, 로우 어드레스(RA)와 컬럼 어드레스(CA)가 입력되면, 그 입력된 어드레스신호들은 각각 로우 어드레스 버퍼(1)와컬럼 어드레스 버퍼(2)에서 버퍼링된다. 이때 각 어드레스(RA),(CA)는 인가시점이 결정된다. 이와 같은 과정에서 상기 테스트 모드 플랙 발생부(8)와 로우 테스트 모드 플랙 발생부(9)에 사용자의 테스트 모드 명령이 입력되지 않는 경우, 저전위의 테스트 모드 플랙(TMF)과 로우 테스트 모드 플랙(RTMF)이 출력되며, 일반적인 반도체 메모리의 동작이 실행된다.
즉, 저전위의 로우 테스트 모드 플랙(RTMF)을 인버터(INV3)를 통해 반전하여 인가 받은 프레 디코더(PDCDR1~PDCDR4)의 낸드게이트(NAND260~263)는 그 로우 테스트 모드 플랙(RTMF)의 값에 관계없이 각각에 인가되는 로우 어드레스(RA0,RA1), (RA2,RA3), (RA4,RA5), (RA6,RA7)를 소정 조합한 낸드게이트(NAND256~NAND258)의 출력신호를 반전하여 4비트의 프레디코딩신호 출력하며, 낸드게이트(NAND0~NAND255)는 각 출력단에 접속된 워드라인으로 상기 프레디코더(PDCDR1~PDCDR4) 각각의 4비트 출력신호중 하나의 비트 씩 4비트를 입력으로 입력받아 특정 워드라인을 통해 저전위의 출력신호를 출력한다. 이와 같은 저전위의 출력신호는 이후의 과정에서 고전위로 변환되어 워드라인을 공유하는 메모리셀들을 인에이블시킨다.
이와 같은 과정으로, 로그 저전위 프레상기 로우 어드레스 버퍼(1)를 통해 버퍼링된 로우 어드레스(RA)를 인가 받은 로우 디코더(3)는 로우 어드레스(RA)를 디코딩하여 메모리셀부(5)의 특정 메모리셀의 워드라인에 고전위의 신호를 인가하여 워드라인을 공유하는 특정 열의 메모리셀들을 인에이블시키고, 상기 컬럼 어드레스 버퍼(2)를 통해 컬럼어드레스(CA)를 인가 받은 컬럼 디코더(4)는 그 컬럼 어드레스(CA)를 디코딩하여 출력한다.
그 다음, 상기 디코딩된 컬럼 어드레스(CA)를 증폭하여 비트라인을 통해 출력하는 센스앰프(6)의 동작에 의해 상기 인에이블된 워드라인을 공유하는 메모리셀들 중 특정 메모리셀이 인에이블된다.
그 다음, 외부의 데이터가 입출력 버퍼(7)에 저장된 후, 상기 센스앰프(6)를 통해 상기 인에이블된 특정 메모리셀에 저장된다.
이와 같은 과정에서 테스트 모드시 사용자의 테스트 모드 명령이 있으면, 상기 로우 테스트 모드 플랙 발생부(9)와 테스트 모드 플랙 발생부(8)는 각각 로우 테스트 모드 플랙(RTMF)과 테스트 모드 플랙(TMF)을 고전위로 하여 출력한다.
상기 고전위의 로우 테스트 모드 플랙(RTMF)을 인버터(INV3)를 통해 반전하여 인가 받은 프레디코더(PDCDR1~PDCDR4)의 낸드게이트(NAND260~NAND263)는 그 출력신호인 프레디코딩신호를 모두 저전위로 출력하며, 이를 낸드조합하여 출력하는 낸드게이트(NAND0~NAND255)의 출력신호는 저전위로 출력되고, 워드라인 구동부(도면 미도시)에서 고전위로 변환되어 메모리셀부(5)의 모든 메모리셀을 인에이블시킨다.
이와 같은 과정을 통해 반도체 메모리를 테스트하는 경우 모든 메모리셀에 동시에 외부의 동일한 데이터를 저장할 수 있게 되며, 이를 저장한 후 다시 읽어 메모리에 저장된 데이터가 모두 동일한 경우 반도체 메모리에 오류가 없는 것으로 판단한다.
상기한 바와 같이 본 발명은 반도체 메모리를 테스트할 때 모든 워드라인과 비트라인을 동시에 인에이블시켜, 모든 메모리셀에 동시에 동일한 외부의 데이터를 저장하고, 그 저장한 데이터를 동시에 읽어 모든 데이터가 동일한 값일 때 정상인 것으로 판정함으로써, 테스트 시간이 단축되는 효과가 있다.

Claims (3)

  1. 로우 어드레스와 컬럼 어드레스를 각각 디코딩하여 출력하는 로우 디코더 및 컬럼 디코더의 출력신호에 따라 메모리셀부의 특정 메모리셀을 인에이블 시켜 데이터를 저장 또는 저장된 데이터를 출력하며, 사용자의 테스트 모드 명령에 따라 상기 메모리셀부의 모든 비트라인을 인에이블시키는 컬럼 테스트 모드 플랙 발생부를 포함하는 반도체 메모리회로에 있어서, 사용자의 테스트 모드 명령에 따라 상기 메모리셀부의 모든 워드라인을 인에이블시키는 로우 테스트 모드 플랙 발생부를 더 포함하여 된 것을 특징으로 하는 반도체 메모리회로.
  2. 제 1항에 있어서, 상기 로우 디코더는 상기 로우 테스트 모드 플랙 발생부의 출력신호를 다수의 스위치를 통해 각각 인가 받고, 특정 로우 어드레스를 직접 인가받아 인가 받은 신호를 디코딩하여 각각 4비트의 프레디코딩신호를 출력하는 제 1 내지 제 4프레 디코더와; 상기 제 1 및 제 4프레 디코더의 프레 디코딩신호를 낸드조합하여 워드라인을 통해 출력하는 다수의 낸드게이트로 구성하여 된 것을 특징으로 하는 반도체 메모리회로.
  3. 제 2항에 있어서, 상기 프레디코더는 제 1 및 제 2로우 어드레스를 낸드조합하여 출력하는 제 1낸드게이트와; 상기 제1로우 어드레스와 제 2인버터를 통해 반전된 제 2로우 어드레스를 낸드조합하여 출력하는 제 2낸드게이트와; 제 1인버터를 통해 제 1로우 어드레스를 인가받아, 제 2로우 어드레스와 낸드조합하여 출력하는 제 3낸드게이트와; 상기 제 1 및 제 2인버터를 통해 제 1 및 제 2로우 어드레스를 인가받아 낸드조합하여 출력하는 제 4낸드게이트와; 각각의 일측입력단에 상기 제 1 내지 4낸드게이트의 출력신호를 입력받으며, 타측 입력단에 제 3인버터를 통해 반전된 로우 테스트 모드 플랙을 인가받아 낸드조합하여 출력하는 제 5 내지 8낸드게이트로 구성하여 된 것을 특징으로 하는 반도체 메모리회로.
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