KR100299604B1 - 정전위 범위와 부전위 범위에서 교대로 구동된 신호라인상에서오버슈트와 언더슈트가 없는 출력회로q - Google Patents

정전위 범위와 부전위 범위에서 교대로 구동된 신호라인상에서오버슈트와 언더슈트가 없는 출력회로q Download PDF

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Abstract

액정 표시 구동기(11)의 출력 회로(11b)는, 전위상승은 빠르고 전위 하강은 느린 제 1 연산 증폭기(11f)와, 전위하강은 빠르고 전위 상승은 느린 제 2 연산 증폭기(11g)를 가지며, 이들 제 1 및 제 2 연산 증폭기는 모두 전압 추종자로서 역할을 하며, 상기 제 1 연산 증폭기와 제 2 연산 증폭기는 액정 표시판(10)의 데이터 라인(D0/D1)에 교대로 접속되어, 수평 기간의 변경시 화소들의 공통 전극(12a) 상의 기준 전압 레벨(Vref)에 대해 정전압 범위와 부전압 범위 사이에서 데이터 라인 상의 전위 레벨을 변경시키며, 상기 리셋 회로(11j)는 비반전 노드와 출력 노드를 제 1 및 제 2 연산 증폭기에 접속되어 수평 기간들 사이의 각 순간에 기준 전압 레벨에 강제로 리셋시킴으로써, 데이터 라인 상의 전위 파형으로부터 느린 전위 변화 때문에 언더슈트와 오버슈트를 제거한다.

Description

정전위 범위와 부전위 범위에서 교대로 구동된 신호라인 상에서 오버슈트와 언더슈트가 없는 출력 회로
본 발명은 출력 회로에 관한 것으로서, 특히 정전위(positive potential) 범위와 부전위(negative potential) 범위에서 신호라인을 교대로 구동하기 위한 출력 회로에 관한 것이다.
액정 표시판은 두 개의 기판 구조 사이에 삽입된 액정을 갖는다. 그 기판 구조 중의 하나는 유리판 위에 제조되고, 화소 전극 및 연관된 박막 트랜지스터는 매트릭스로 배열되어 있다. 또한 게이트 라인과 데이터 라인이 유리판 위에 패턴된다. 게이트 라인은 박막 트랜지스터의 게이트 전극에 선택적으로 접속되며, 데이터 라인은 박막 트랜지스터의 드레인 노드에 선택적으로 접속되어있다. 게이트 라인이 액티브 레벨로 변화되면, 박막 트랜지스터는 켜지고, 데이터 라인은 연관된 화소 전극에 전기로 접속된다.
다른 하나의 기판 구조도 유리판 위에 제조되며, 그 유리판 위에 공통 전극과 색필터가 형성된다. 그 기판 구조는, 화소 전극이 공통 전극에 직면하고, 액정이 두 기판 구조 사이의 갭을 채우도록, 서로 대향한다. 각 화소 전극과 공통 전극 및 그들 사이의 액정의 단편이 화소를 형성하고, 복수의 화소들은 매트릭스로 배열된다. 액정의 분자는 화소 전극과 공통 전극 사이의 전기장의 존재하에 상승한다. 데이터 라인은 각 화소를 위한 전기장의 세기를 조절하며, 액정은 선택적으로 투명하게 만든다. 투명한 화소들은 그를 통해 통과하는 빛을 반사하여 영상을 형성한다.
데이터 라인과 게이트 라인은 액정 표시 구동기에 의해 제어되며, 그 액정 표시 구동기는 게이트 라인을 위한 수직 구동기와 데이터 라인을 위한 수평 구동기를 포함한다. 수직 구동기는 그 게이트 라인에 스캐닝 신호를 순차적으로 공급하고, 박막 트랜지스터가 주기적으로 켜지도록 한다. 수평 구동기는 데이터 라인에 데이터 신호를 공급하고, 스캐닝 신호와 동기로 데이터 신호를 변경시킨다. 데이터 신호는 선택된 화소 전극과 공통 전극 사이의 전기장의 세기를 조절한다. 수직 구동기는 제 1 게이트 라인으로부터 마지막 게이트 라인으로 스캐닝 신호를 연속적으로 가하는 동안, 수평 구동기는 모든 화소들에 대한 전기장의 세기를 조절하고, 화소들의 매트릭스 위에 영상이 생긴다. 용어 "수평 기간"은 각 게이트 라인 액티브 높이를 유지하기 위한 시간을 의미한다. 제 1 게이트 라인으로부터 마지막 게이트 라인까지의 스캐닝 주기를 "프레임"이라고 부르고, 각 프레임은 복수의 수평 기간들로 구성되어 있다.
수평 구동기가 액정의 수명의 관점으로부터 교류전류를 가지고 화소들을 구동시키는 것이 필요하다. 수평 구동기는, 인접한 화소들의 극성에 반대가 되도록 각 화소 전극의 극성을 역전시킨다. 수평 구동기(1)는 도 1A에 도시된 프레임에서 액정 표시판(3)의 화소(2)에 극성을 주는 것으로 여겨진다. 각 화소는 인접한 화소들에 대해 반대 극성을 갖는다. 화소(2a)는 예로서, 극성이 음이고, 인접한 화소(2b)는 양이다. 극성 패턴은 다음과 같이 만들어진다. 수직 구동기가 제 1 게이트 라인에 스캐닝 신호를 공급하면, 수평 구동기는 기준 전압(Vref)(도 6 참조)에 대해 정전압 범위에서 홀수 데이터 라인을 변경시키고, 기준 전압(Vref)에 대해 부전압 범위에서 짝수 데이터 라인을 변경시킨다. 기준 전압(Vref)은 공통 전극에 가해진다. 수직 구동기는 제 1 게이트 라인으로부터 다음 게이트 라인으로 스캐닝 신호를 변경시키고, 수평 구동기는 홀수 데이터 라인과 짝수 데이터 라인 사이의 전압 범위를 변경시킨다. 이러한 방법으로, 수평 구동기는 스캐닝 신호와 동기로 전압 범위를 교대로 변경시켜서 극성 패턴을 만든다.
다음 프레임에서, 수평 구동기(1)는 도 1B에 도시된 화소(2)의 극성을 반대로 변경시킨다. 수평 구동기는 먼저 부전압 범위에서 홀수 데이터 라인을 변경시키고, 정전압 범위에서 짝수 데이터 라인을 변경시킨다. 화소(2a)는 양으로 변경되고, 인접한 화소(2b)는 음으로 변경된다.
도 2는 수평 구동기(1)에 내장된 선행기술의 출력 회로를 설명한다. 이 선행기술의 출력 회로는 연산 증폭기(1a/1b)와 개폐장치(1c)를 포함한다. 신호 입력 단자(1c/1d)는 연산 증폭기(1a/1b)의 비반전 노드에 접속되고, 연산 증폭기(1a/1b)는 그의 반전 노드에 직접 접속되어 있다. 그러므로, 연산 증폭기(1a/1b)는 각각 전압 추종자를 형성한다.
개폐장치는 두 개의 입력 노드(1e/1f)와 두 개의 출력 노드(1g/1h)를 가지며, 입력 노드(1e/1f)는 출력 노드(1g/1h)에 선택적으로 접속된다. 입력 단자(1c/1d)는 구동 전압 선택 회로(도시되지 않음)에 접속되고, 구동 전압 선택 회로는 입력 단자(1c)에 대한 기준 전압(Vref)에 대해 정전압을 공급하고, 다른 입력단자(1d)에 대한 기준 전압(Vref)에 대해 부전압을 공급한다. 연산 증폭기(1a/1b)의 출력 노드는 각각 입력 노드(1e/1f)에 접속되고, 출력 노드(1g/1h)는 각각 홀수 데이터 라인과 짝수 데이터 라인에 접속된다.
단계적 전압 발생기(도시되지 않음)는 구동 전압 선택 회로에 접속되고, 구동전압 선택 회로에 양의 단계적 전압과 음의 단계적 전압을 공급한다. 구동전압 선택 회로는 영상을 나타내는 영상 반송 신호에 응답하며, 각각 영상의 단편에 대응하는 정전압의 하나와 입력 단자(1c/1d)에 영상의 또 다른 단편에 대응하는 부전압의 하나를 선택적으로 공급한다.
개폐 장치(1c)는 제어 신호(CTL1)에 응답하여, 게이트 라인의 변경과 동기로, 출력 노드(1g/1h)와 입력 노드(1e/1f)에 입력 노드(1e/1f)를 교대로 접속한다. 그래서, 정전압과 부전압이 홀수 데이터 라인과 짝수 데이터 라인에 교대로 공급된다.
연산 증폭기(1a)는 도 3에 도시된 회로 구성을 가진다. 연산 증폭기(1a)는 차동 증폭기(1j)와 출력 구동기(1k) 및 바이어스 전압 공급원(1m)으로 브레이크다운된다. 바이어스 전압 공급원(1m)은 차동 증폭기(1j)와 출력 구동기(1k)에 대한 동작 범위의 한계를 정하며, 그 차동 증폭기(1j)와 출력 구동기(1k)는 비반전 노드에서의 전압 레벨과 거의 동일한 전압 레벨을 발생한다. 차동 증폭기(1j)는 두 개의 p-채널 증강 타입 전계효과 트랜지스터와 세 개의 n-채널 증강타입 전계효과 트랜지스터(Qn1/Qn2/Qn3)를 포함한다. p-채널 증강타입 전계효과 트랜지스터(Qp1/Qp2)는 각각 n-채널 증강타입 전계효과 트랜지스터(Qn1/Qn2)에 시리즈로 접속되고, 두 개의 시리즈 조합(Qp1/Qn1 및 Qp2/Qn2)은 양의 전력 공급선(Vcc)과 공통 노드(N1) 사이에 접속되어 있다. p-채널 증강타입 전계효과 트랜지스터(Qp1)는 p-채널 증강타입 전계효과 트랜지스터(Qp1/Qp2)의 게이트 전극에 접속되고, 반전 노드와 비반전 노드는 각각 n-채널 증강타입 전계효과 트랜지스터(Qn1/Qn2)의 게이트 전극에 접속되어 있다. n-채널 증강타입 전계효과 트랜지스터(Qn3)는 공통 전극(N1)과 접지선(GND) 사이에 접속되고, 바이어스 전압 공급원(1m)은 n-채널 증강타입 전계효과 트랜지스터(Qn3)의 게이트 전극에 정전압을 공급한다.
공통 노드(N1)가 특정 정전압 레벨보다 높으면, n-채널 증강타입 전계효과 트랜지스터(Qn3)는 공통 전극(N1)으로부터 접지선(GND)으로 전류(I1)를 흘려보낸다. n-채널 증강타입 전계효과 트랜지스터(Qn1/Qn2)와 p-채널 증강타입 전계효과 트랜지스터(Qp1/Qp2)는, 공통 드레인 노드(N2)에서 전위 레벨을 변화시키기 위해 반전 노드와 비반전 노드 사이의 전위차에 응답한다.
p-채널 증강타입 전계효과 트랜지스터(Qp3)와 n-채널 증강타입 전계효과 트랜지스터(Qn4)의 시리즈 조합은 출력 구동기(1k)를 형성한다. p-채널 증강타입 전계효과 트랜지스터(Qp3)의 게이트 전극은 p-채널 증강타입 전계효과 트랜지스터(Qp2)와 n-채널 증강타입 전계효과 트랜지스터(Qn2) 사이의 공통 드레인 노드(N2)에 접속되고, 바이어스 전압 공급원(1m)은 n-채널 증강타입 전계효과 트랜지스터(Qn4)의 게이트 전극에 정전압을 공급한다. p-채널 증강타입 전계효과 트랜지스터(Qp3)와 n-채널 증강타입 전계효과 트랜지스터(Qn4) 사이의 공통 드레인 노드(N3)는 연산 증폭기(1a)의 출력 노드로서 역할을 한다.
공통 드레인 노드(N3)에서 전위 레벨이 특정 정전압보다 높으면, n-채널 증강타입 전계효과 트랜지스터(Qn4)는 공통 드레인 전극(N3)으로부터 접지선(GND)으로 전류(I2)를 흘려보내고, p-채널 증강타입 전계효과 트랜지스터(Qp3)는 공통 드레인 노드(N3)에서 전위 레벨을 공통 드레인 노드(N2)에서의 전위 레벨로 역으로 변화시킨다.
상기에서 설명한 바와 같이, 연산 증폭기(1a)의 출력 노드는 반전 노드에 접속되고, 차동 증폭기(1j)와 출력 구동기(1k)는 전압 추종자를 형성한다. 차동 증폭기(1j)와 출력 구동기(1k)는 비반전 노드에서의 전위레벨에 대한 공통 드레인 노드(N3)에서의 전위 레벨을 조절한다.
연산 증폭기(1a)는 홀수 데이터 라인에 접속된 용량 부하를 구동시키는 것으로 기대된다. 선택된 화소(2), 즉 화소 전극과 공통 전극 사이의 액정의 단편은 그 용량 부하를 제공한다. 출력 구동기(1k)가 홀수 데이터 라인에서의 전위 레벨을 신속하게 상승시키더라도, 홀수 데이터 라인 상의 전위 하강은 전위 상승보다 더 느리다. 상세히 설명하면, 구동 전압 구동 회로가 비반전 노드에서 전위를 증가시키도록 증가되면, n-채널 증강타입 전계효과 트랜지스터(Qn2)는 채널 컨덕턴스를 증가시키고, 공통 드레인 노드(N2)에서의 전위차를 저하시킨다. n-채널 증강타입 전계효과 트랜지스터(Qn4)가 채널 컨덕턴스를 일정하게 유지하더라도, p-채널 증강타입 전계효과 트랜지스터(Qp3)는 채널 컨덕턴스를 증가시키므로, 그를 통과하는 전류의 양을 증가시킨다. 그 전류는 공통 드레인 노드(N3)로부터 홀수 데이터 라인으로 분리되고, 그 용량 부하에서 신속하게 축적된다. 그러므로, 비반전 노드에서 전위 상승은 홀수 데이터 라인 상의 전위 레벨의 신속한 증가로의 상승을 제공한다.
한편, 비반전 노드에서 전위 레벨이 하강하면, n-채널 증강타입 전계효과 트랜지스터(Qn2)는 채널 컨덕턴스를 감소시키므로, 공통 드레인 노드(N2)에서 전위 레벨을 상승시킨다. 그 결과, p-채널 증강타입 전계효과 트랜지스터(Qp3)는 채널 컨덕턴스를 감소시키므로, 공통 드레인 노드(N3)로 흐르는 전류의 양을 감소시킨다. 그 용량 부하는 홀수 데이터라인으로 전하를 방전시키고, 그 전하는 공통 드레인 노드(N3)를 통해서 n-채널 증강타입 전계효과 트랜지스터(Qn4)로 흐른다. n-채널 증강타입 전계효과 트랜지스터(Qn4)는 p-채널 증강타입 전계효과 트랜지스터(Qp3)을 통과하는 전류 뿐만 아니라 그 용량 부하로부터의 전하를 방전시키는 것으로 기대되며, 전류(I2)의 양은 일정하고, 홀수 데이터 라인 상의 전위레벨은 천천히 하강한다. 그러므로, 연산 증폭기(1a)는 전위 상승은 빠르고, 전위 하강은 느리다.
한편, 다른 연산 증폭기(1b)는 연산 증폭기(1a)의 것과 상이한 회로 구성을 가지고 있다. 도 4는 다른 연산 증폭기(1b)의 횔로 구성을 설명한다. 그 연산 증폭기는 차동 증폭기(1n)와 출력 구동기(1p) 및 바이어스 전압 공급원(1q)으로 브레이크다운 된다. 출력 구동기(1p)와 바이어스 전압 공급원(1q)은 연산 증폭기(1a)의 것과 유사하며, 차동 증폭기(1n)는 차동 증폭기(1j)와 상이한 회로 구성을 갖는다.
차동 증폭기(1n)는 양의 전력 공급선(Vcc)과 공통 노드(N4) 사이에 접속된 p-채널 증강타입 전계효과 트랜지스터(Qp4), 공통 노드(N4)와 접지선(GND) 사이에 접속된 p-채널 증강타입 전계효과 트랜지스터(Qp5)와 n-채널 증강타입 전계효과 트랜지스터(Qn4)의 시리즈 조합, 이 시리즈 조합에 나란히 접속된 p-채널 증강타입 전계효과 트랜지스터(Qp6)와 n-채널 증강타입 전계효과 트랜지스터(Qn5)의 시리즈 조합을 포함한다. 반전 노드와 비반전 노드는 p-채널 증강타입 전계효과 트랜지스터(Qp5)의 게이트 전극과 p-채널 증강타입 전계효과 트랜지스터(Qp5)의 게이트 전극에 각각 접속되고, n-채널 증강타입 전계효과 트랜지스터(Qn4)의 드레인 노드는 n-채널 증강타입 전계효과 트랜지스터(Qn4/Qn5)에 접속되어 있다.
차동 증폭기(1n)와 출력 구동기(1p)는 전압 추종자를 형성하고, 비반전 노드에서 전위 레벨에 대한 공통 드레인 노드(N3)에서의 전위를 조절한다. 하기 설명에서는 연산 증폭기(1b)의 회로 행동에 대한 설명을 생략하지만, 연산 증폭기(1b)는 짝수 데이터 라인 상의 전위 레벨을 천천히 상승시키고, 짝수 데이터 라인 상의 전위 레벨을 신속하게 하강시킨다. 그러므로, 연산 증폭기(1b)는 전위 하강은 빠르고 전위 상승은 느리다.
도 5로 돌아가서, 수평 기간(A, B 및 C)은 각각, 시간(t1)과 (t2) 사이, 시간(t2)과 (t3) 사이 및 시간(t3)과 (t4) 사이를 의미한다. 다음 설명에서, "높은" 전압 레벨은 정전압 범위에서 "낮은" 전압 레벨에서보다 기준 전압(Vref)으로부터 멀다. 한편, "높은" 전압 레벨은 부전압 범위에서 "낮은" 전압 레벨에서보다 기준 전압(Vref)에 가깝다.
구동 전압 선택 회로(도시되지 않음)는 입력단자(1c)와 다른 입력 단자(1d)를, 이전의 수평 기간보다 높은 정전압, 및 시간(t1)에 이전의 수평기간에서보다 높은 부전압으로 변경시키고, 입력단자(1c)와 다른 입력 단자(1d)를 수평 기간(A)에서 정전압과 부전압에 유지한다. 결과적으로, 구동 전압 선택 회로(도시되지 않음)는 수평 기간(B)에서 정전압과 부전압을 하강시키고, 도시된 바와 같이 수평 기간(C)에서 정전압과 부전압을 상승시킨다.
상기 설명된 바와 같이, 연산 증폭기(1a)는 전위 상승이 빠르고, 다른 연산 증폭기(1b)는 전위 상승이 느리다. 이러한 이유 때문에, 연산 증폭기(1a)는 수평 기간(A 및 C)에서 고속으로 그의 출력 노드에서 전위 레벨을 상승시키고, 다른 연산 증폭기(1b)는 수평 기간(B)에서 그의 출력 노드에서 전위 레벨을 빠르게 하강시킨다. 그러나, 연산 증폭기(1a)는 수평 기간(B)에서 그의 출력 노드에서 전위 레벨을 느리게 하강시키고, 다른 연산 증폭기(1b)는 수평 기간(A 및 C)에서 그의 출력 노드에서 전위 레벨을 서서히 상승시킨다.
개폐 장치(1c)는 수평 기간(A)에서 홀수 데이터에 출력 노드(1g)를 통해서 연산 증폭기(1b)를 접속하고, 수평 기간(B)에서 홀수 데이터 라인에 접속된 연산 증폭기를 1b로부터 1a로 변경시키고, 홀수 데이터 라인에 접속된 연산 증폭기를 1a로부터 1b로 변경시킨다. 짝수 데이터 라인은, 출력 노드(1h)를 통해서, 수평 기간(A 및 C)에서 연산 증폭기(1a), 및 수평 기간(B)에서 연산 증폭기(1b)에 접속되어 있다.
이러한 제어 순서로, 언더슈트(US1)는 연산 증폭기(1b)의 출력 노드에서 느린 전위 상승(R1) 때문에 수평 기간(A)에서 홀수 데이터 라인 상에서 또는 출력 노드(1g)에서 일어나고, 오버슈트(OS1)는 연산 증폭기(1a)의 출력 노드에서 낮은 전위 하강(F1) 때문에 수평 기간(B)에서 일어나며, 언더슈트(US2)는 연산 증폭기(1b)의 출력 노드에서 낮은 전위 상승(R2) 때문에 수평 기간(C)에서 일어난다. 그러나, 어떤 오버슈트와 어떤 언더슈트는 빠른 전위 상승과 빠른 전위 하강이 출력 노드(1f)에서 파형을 형성하기 때문에, 출력 노드(1f)에서 또는 짝수 데이터 라인에서 일어나지 않는다.
그러므로, 홀수 데이터 라인 상의 오버슈트와 언더슈트에서 선행 기술의 출력 회로에서는 문제가 발생한다. 그러한 오버슈트와 언더슈트는 화소의 매트릭스 상에서 생성된 영상의 퇴화의 원인이 된다.
그러므로, 본 발명의 목적은 구성분인 연산 증폭기의 출력 특성에 무관하게 구동될 신호라인으로부터 언더슈트와 오버슈트를 제거한 출력회로를 제공하는 것이다.
이 목적을 달성하기 위해서, 본 발명은 저속 전위 하강 및 저속 전위 상승이 없이 연산 증폭기의 출력 노드와 비반전 노드에서 전위 레벨을 강제로 리셋 시키는 것을 제안한다.
본 발명의 한가지 관점에 따라, 제 1 출력 노드, 기준 전압에 대해 정전위 레벨이 공급된 제 1 비반전 노드, 및 제 1 출력 노드에 접속된 제 1 반전 노드를 포함하고, 제 1 반전 노드와 제 1 비반전 노드 사이의 증폭 차이를 통해서 제 1 출력 노드에서의 전위레벨을 제 1 비반전 노드에서의 전위 레벨로 조절하고, 제 1 출력 노드에서 전위 상승은 빠르고 제 1 출력 노드에서 전위 하강은 느린 제 1 전압 조절 특성을 갖는 제 1 연산 증폭기와; 제 2 출력 노드, 기준 전압에 대해 부전위 레벨이 공급된 제 2 비반전 노드, 및 제 2 출력 노드에 접속된 제 2 반전 노드를 포함하고, 제 2 반전 노드와 제 2 비반전 노드 사이의 증폭 차이를 통해서 제 2 출력 노드에서의 전위레벨을 제 2 비반전 노드에서의 전위 레벨로 조절하고, 제 2 출력 노드에서 전위 하강은 빠르고 제 2 출력 노드에서 전위 상승은 느린 제 2 전압 조절 특성을 갖는 제 2 연산 증폭기와; 각각 제 1 출력 노드와 제 2 출력 노드, 및 제 3 출력 노드와 제 4 출력 노드에 접속된 제 1 입력 노드를 갖고, 각 제 1 입력 노드를 제 3 출력 노드와 제 4 출력 노드에 교대로 접속하는 제 1 개폐장치; 및 상기 제 1 개폐장치가 상기 제 1 입력 노드와 상기 제 3 및 제 4 출력 노드 사이의 접속을 변경시킬 때, 상기 제 1 비반전 노드, 상기 제 2 비반전 노드, 상기 제 1 출력 노드 및 상기 제 2 출력 노드를, 기준 전압(Vref)로 강제로 리셋 시키기 위해, 상기 제 1 연산 증폭기와 상기 제 2 연산 증폭기에 구비된 리셋 회로를 포함하는 출력 회로가 제공된다.
첨부된 도면과 관련하여 주어진 다음 설명으로부터 그러한 출력 회로의 특징과 이점을 더욱 명료하게 이해할 것이다.
도 1은 1A 및 1B는 하나의 프레임과 다음번 프레임에 있는 화소들의 매트릭스 상의 극성 패턴을 보여주는 개략도.
도 2는 수평 구동기에 내장된 선행기술의 출력 회로의 회로 구성을 보여주는 회로도.
도 3은 선행기술의 출력 회로에 내장된 연산 증폭기의 회로 구성을 보여주는 회로도.
도 4는 선행기술의 출력 회로에 내장된 다른 연산 증폭기의 회로 구성을 보여주는 회로도.
도 5는 선행기술의 출력 회로의 회로 행동을 보여주는 타이밍도.
도 6은 본 발명에 따른 출력 회로의 회로 구성을 보여주는 회로도.
도 7은 도 6에 도시된 출력회로의 회로 행동을 보여주는 타이밍도.
도 8은 본 발명에 따른 또다른 출력 회로의 회로 구성을 보여주는 회로도.
도 9는 도 8에 도시된 출력 회로의 회로 행동을 보여주는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
Vref: 기준 전압
11f, 21c : 제 1 연산 증폭기
11g, 21d : 제 2 연산 증폭기
1g : 제 3 출력 노드
1h : 제 4 출력 노드
1e/1f : 제 1 입력 노드
11h, 21e : 제 1 개폐장치
TF00,..., TF0n, TF10...TF1n... : 박막 트랜지스터
P00, ..., P0n, P10...P1n, ... : 화소 전극
G0 내지 Gn : 게이트 라인
D0, D1,... : 데이터 라인
11c, 21a : 단계적 전압 발생기
11d, 21b : 선택기
11j : 리셋 회로
11n/11p : 제 3 입력 노드
11r/11s : 제 6 출력 노드
CTL11 : 제어 신호
11k : 제 2 개폐 장치
11x : 제 2 리셋 노드
제 1 실시예
도면의 도 6을 참조하면, 액정 표시판(10)은 액정 표시 구동기(11)에 의해 제어된다.
액정 표시판(10)은 제 1 기판 구조(11), 제 2 기판 구조(12), 제 1 기판 구조(11)와 제 2 기판 구조(12) 사이에 삽입된 액정 및 배경조명(14)을 포함한다. 액정 표시 구동기(11)는 스캐닝 신호와 데이터 신호를 제 1 기판 구조(11)에 공급하고, 각 프레임에서 영상 반송 신호(IMG)로부터 영상을 생성한다.
제 1 기판 구조(11)는 박막 트랜지스터(TF00,..., TF0n, TF10...TF1n...), 화소 전극(P00, ..., P0n, P10...P1n, ...), 게이트 라인(G0 내지 Gn) 및 데이터 라인(D0, D1,...)을 포함하며, 박막 트랜지스터(TF00 내지 TF1n...), 화소 전극(P00 내지 P1n,...), 게이트 라인(G0 내지 Gn) 및 데이터 라인(D0, D1...)...은 투명 유리판(도시되지 않음) 위에 형성되어 있다. 화소 전극(P00 내지 P1n,...)은 행과 열로 배열되어 있고, 박막 트랜지스터(TF00 내지 TF1n...)는 각각 화소 전극(P00 내지 P1n,...)에 접속되어 있다. 게이트 라인(G0 내지 Gn)은 각각 화소 전극(P00, P10, ..., 및 P0n, P1n, ..., ...,)에 접속되어 있고, 데이터 라인(D0 내지 D1)은 각각 화소 전극(P00 내지 P0n, P10 내지 P1n, ...)과 접속되어 있다. 게이트 라인(G0 내지 Gn)은 각각 박막 트랜지스터(TF00, TF10, ..., ... 및 TF0n, TF1n...)의 게이트 전극에 접속되어 있고, 데이터 라인(D0, D1,...)은 각각 박막 트랜지스터(TF00 내지 TFOn, TF10 내지 TF1n, ...)의 드레인 노드에 접속되어 있다. 각 홀수 데이터 라인(D0)은 데이터 라인(D1)과 쌍을 이루고, 데이터 라인(D0, D1)은 데이터 라인의 쌍을 이룬다.
제 2 기판 구조(12)는 공통 전극(12a)과 색필터 세트(도시되지 않음)를 포함하며, 공통 전극(12a)과 색필터 세트는 투명 유리판 위에 제조되어 있다. 제 1 기판 구조(11)와 제 2 기판 구조(12)는 서로 떨어져 있고, 제 1 기판 구조(11)과 제 2 기판 구조(12) 사이의 갭을 채운다. 각 화소 전극, 공통 전극(12a)의 일부분, 색필터 세트 및 액정의 단편은 화소들 중의 하나를 형성하고, 각 프레임에서 화소들의 배열 위에 영상이 생성된다.
액정 표시 구동기(11)는 수직 구동기(11a)와 수평 구동기(11b)를 포함한다. 수직 구동기(11a)는 미리 정한 순서로 게이트 라인(G0 내지 Gn)에 스캐닝 신호를 공급하고, 그 스캐닝 신호는 순차적으로 활성 레벨까지 가기 위해 게이트 라인(G0 내지 Gn)을 상승시킨다. 그 액티브 레벨에서 게이트 라인은 접속된 박막 트랜지스터가 켜지도록 하고, 그 접속된 화소 전극은 데이터 라인(D0, D1,...)에 전기적으로 접속된다.
수평 구동기(11b)는 단계적 전압 발생기(11c), 선택기(11d) 및 출력 회로(11e)를 포함한다. 단계적 전압 발생기(11c)는 두 세트의 전압 레벨을 발생한다. 그 전압 레벨의 제 1 세트는 기준 전압(Vref)보다 높고, 그 전압 레벨의 크기는 다른 하나와 상이하다. 이들 전압 레벨은 기준 전압(Vref)보다 높은 정전압 범위를 형성하고, 그 정전압 범위에서 전압 레벨은 이하 "정전압 레벨"이라고 부른다. 전압 레벨의 제 2 세트는 기준 전압(Vref)보다 낮고, 그 전압 레벨은 다른 하나의 크기와 상이하다. 이 전압 레벨은 기준 전압(Vref)보다 낮은 부전압 범위를 형성하고, 그 부전압 범위에서 전압 레벨을 이하 "부전압 레벨"이라고 부른다. 두 세트의 전압 레벨은 선택기(11d)에 공급된다.
선택기(11d)는 각 프레임에서 생성될 영상을 나타내는 영상 반송 신호(IMG)에 응답한다. 영상 반송 신호(IMG)는, 선택기로 하여금, 각 출력 회로를 통해서, D0/D1과 같은 데이터 라인의 쌍 중의 하나에 연관되게 정전압 레벨과 음번압 레벨을 공급하도록 한다.
출력 회로(11e)는 다른 하나와 유사하므로, 데이터 라인 쌍(D0/D1)과 연관된 출력 회로(11e) 중의 하나에 초점을 맞춰서 설명한다. 출력 회로(11e)는 두 개의 연산 증폭기(11f/11g), 개폐장치(11h) 및 리셋 회로(11j)를 포함한다. 연산 증폭기(11f/11g)는 각각 전압 추종자로서 역할을 한다. 연산 증폭기(11f)는 도 3에 도시된 회로 구성을 가지며, 전위 상승은 빠르고, 전위 하강은 느리다. 한편, 연산 증폭기(11g)는 도 4에 도시된 회로 구성을 가지며, 전위 하강은 빠르고 전위 상승은 느리다.
개폐장치(11h)는 개폐장치(1c)의 회로 구성과 유사하며, 개폐장치(11h)의 노드는 개폐장치(1c)의 대응하는 노드를 나타내는 동일한 기준으로 표시되므로 더 설명하지 않는다. 입력 노드(1e/1f)와 출력 노드(1g/1h) 사이의 접속은 하나의 게이트 라인에서 다음번 게이트 라인으로 각 변화에서 즉 각 수평 기간(HP)에서 변경된다. 그 결과, 화소 전극(P00 내지 P0n, P10 내지 P1n)은 도 1A와 도 1B에 도시된 정전위 범위와 부전위 범위로 교대로 가해진다.
리셋 회로(11j)는 두 개의 개폐 장치(11k/11m)를 포함하고, 그중 하나는 선택기(11d)와 연산 증폭기(11f/11g) 사이에 접속되고, 다른 하나는 연산 증폭기(11f/11g)와 개폐장치(11h) 사이에 접속되어 있다. 각 수평 기간(HP)은 리셋 서브-기간(RST)을 포함하고, 개폐 장치(11k/11m)는 리셋 서브-기간(RST) 내에 연산 증폭기(11f/11g)에 기준 전압(Vref)을 공급한다. 수평 기간(HP)은 15ms(microsecond) 내지 30ms의 범위이고, 리셋 서브-기간(RST)은 1 내지 2ms 정도이다. 그러므로, 리셋 서브-기간(RST)은 수평 기간(HP)의 15%보다 적다.
개폐 장치(11k)는 두 개의 입력 노드(11n/11p), 리셋 노드(11q) 및 두 개의 출력 노드(11r/11s)를 갖는다. 정전압 레벨과 부전압 레벨은 입력 노드(11n/11p)에 선택기(11d)를 통해서 선택적으로 공급되며, 기준 전압(Vref)은 리셋 노드(11q)에 공급된다. 한편, 출력 노드(11r/11s)는 각각 연산 증폭기(11f/11g)의 비반전 노드에 접속되어있다. 개폐 장치(11k)는 제어 신호(CTL11)에 응답하여 입력 노드(11n/11p)와 리셋 노드(11q)를 연산 증폭기(11f/11g)의 비반전 노드에 선택적으로 접속한다. 출력 회로(11e)가 리셋 서브-기간(RST)으로 들어가면, 개폐 장치(11k)는 리셋 노드(11q)를 연산 증폭기(11f/11g)의 비반전 노드에 접속하고, 비반전 노드는 기준 전압(Vref)으로 리셋된다. 리셋 서브-기간(RST) 후에, 개폐 장치(11k)는 입력 노드(11n/11p)를 연산 증폭기(11f/11g)의 비반전 노드에 접속하고, 정전압 레벨과 부전압 레벨은 각각, 연산 증폭기(11f)의 비반전 노드와 연산 증폭기(11g)의 비반전 노드에 공급된다.
개폐 장치(11m)는 두 개의 입력 노드(11t/11u), 두 개의 출력 노드(11v/11w) 및 리셋 노드(11x)를 갖는다. 입력 노드(11t/11u)는 각각 연산 증폭기(11f/11g)의 출력 노드에 접속되고, 출력 노드(11v/11w)는 개폐장치(11h)의 입력 노드(1e/1f)에 접속되어있다. 리셋 노드(11x)에 기준 전압(Vref)이 공급된다. 개폐 장치(11m)는 제어 신호(CTL11)에 응답하여, 입력 노드(11t/11u)를 출력 노드(11v/11w)와 리셋 노드(11x)에 선택적으로 접속한다. 출력 회로(11e)가 리셋 서브-기간(RST)으로 들어가면, 개폐 장치(11m)는 리셋 노드(11x)를 연산 증폭기(11f/11g)의 비반전 노드에 접속하고, 비반전 노드는 기준 전압(Vref)으로 리셋된다. 리셋 서브-기간(RST) 후에, 개폐 장치(11m)는 출력 노드(11v/11w)를 통해서 입력 노드(11t/11u)를 개폐장치(11h)의 입력 노드(1e/1f)에 접속하고, 정전압과 부전압은 연산 증폭기(11f/11g)의 비반전 노드로부터, 개폐 장치(11m/11h)를 통해서 데이터 라인(D0/D1)으로 선택적으로 공급한다.
출력 회로(11e)는 도 7에 도시된 바와 같이 행동한다. 다음 설명에서, "높은" 전압 레벨은 정전압 범위에서 "낮은" 전압 레벨에서보다 기준 전압(Vref)으로부터 멀고, "높은" 전압 레벨은 부전압 범위에서 "낮은" 전압 레벨에서보다 기준 전압(Vref)에 가깝다. 수평 기간(HP1)은 시간(t11)으로부터 시간(t13)으로 계속되고, 다음번 수평 기간(HP2)은 시간(t13)으로부터 시간(t15)으로 계속되고, 수평 기간(HP3)은 시간(t15)으로부터 시간(t17)으로 계속된다.
선택기(11d)는 입력 단자(11n)와 다른 입력단자(11p)를 시간(t11)에 정전압 레벨과 부전압 레벨로 변경시키고, 수평 기간(HP1)에 입력 단자(11n)와 다른 입력단자(11p)를 정전압 레벨과 부전압 레벨에서 유지한다. 그 다음에, 도시된 바와 같이, 선택기(11d)는 정전압을 앞의 정전압보다 낮은 정전압으로 하강시키고, 다른 입력 단자(11p)를 수평 기간(HP2)에 부전압으로터 앞의 부전압보다 낮은 부전압으로 하강시킨다. 선택기(11d)는 정전압으로부터 앞의 정전압보다 높은 정전압으로 상승시키고, 다른 입력 단자(11p)를 수평 기간(HP3)에 부전압으로터 앞의 부전압보다 높은 부전압으로 상승시킨다.
제어 신호(CTL11)는, 개폐 장치(11k/11m)로 하여금 리셋 노드(11q/11x)를 시간(t11)에 연산 증폭기(11f/11g)의 비반전 노드와 출력 노드에 접속하도록 한다. 연산 증폭기(11g)가 전위 상승이 느리더라도, 연산 증폭기(11g)의 비반전 노드와 출력 노드가 리셋 서브-기간(RST)에 강제로 기준 전압으로 리셋된 다음, 연산 증폭기(11g)는 고속 전위 하강을 통해서 그의 출력 노드에서 전위 레벨을 빠르게 하강시킨다. 연산 증폭기(11f)는 전위 상승이 빠르고, 고속 전위 상승을 통해서 그의 출력 노드에서 전위 레벨을 빠르게 상승시킨다. 그러므로, 연산 증폭기(11g)는 수평 기간(HP1)에 저속 전위 상승을 통해서, 출력 노드에서의 전위 레벨을 비반전 노드에서의 전위 레벨로 조절할 필요가 없다.
제어 신호(CTL11)는, 개폐 장치(11k/11m)로 하여금 시간(t13)에 연산 증폭기(11f/11g)의 비반전 노드와 출력 노드에 강제로 리셋시키고, 연산 증폭기(11f/11g)는 그의 출력 노드를 기준 전압(Vref)으로 빠르게 변경시킨다. 리셋 서브-기간(RST) 후에, 연산 증폭기(11f)는 고속 전위 상승을 통해서 그의 출력 노드에서의 전위 레벨을 다음번 정전압 레벨로 상승시키고, 다른 연산 증폭기(11g)는 고속 전위 하강을 통해서 그의 출력 노드에서의 전위 레벨을 하강시킨다. 그러므로, 연산 증폭기(11f)는 수평 기간(HP2)에 저속 전위 하강을 통해서, 출력 노드에서의 전위 레벨을 비반전 노드에서의 전위 레벨로 조절할 필요가 없다.
제어 신호(CTL11)는, 개폐 장치(11k/11m)로 하여금 연산 증폭기(11f/11g)의 비반전 노드와 출력 노드를 시간(t15)에 기준 전압(Vref)으로 강제로 리셋시킨다. 리셋 서브-기간(RST) 후에, 연산 증폭기(11f)는 고속 전위 상승을 통해서 그의 출력 노드에서의 전위 레벨을 상승시키고, 다른 연산 증폭기(11g)는 고속 전위 하강을 통해서 그의 출력 노드에서의 전위 레벨을 하강시킨다. 그러므로, 연산 증폭기(11g)는 수평 기간(HP3)에 저속 전위 상승을 통해서, 출력 노드에서의 전위 레벨을 상승시킬 필요가 없다.
개폐장치(11h)는 연산 증폭기(11g)를 출력 노드(1g)를 통해서 수평 기간(HP1)에 홀수 데이터 라인(D0)에 접속하고, 다른 증폭기(11f)를 수평 기간(HP2)에 홀수 데이터 라인(D0)에 접속하고, 다른 증폭기(11g)를 수평 기간(HP3)에 홀수 데이터 라인(D0)에 접속한다. 한편, 데이터 라인(D1)이 출력 노드(1h)를 통해서 수평 기간(HP1 및 HP3)에 연산 증폭기(11f)에 접속되고, 수평 기간(HP2)에 연산 증폭기(11g)에 접속한다. 이러한 이유 때문에, 홀수 데이터 라인(D0)은 수평 기간(HP1)에 부전압 레벨로 변경시키고, 다음번 수평 기간(HP2)에 정전압 레벨로 변경시키고, 다음번 수평 기간(HP3)에 부전압 레벨로 변경시킨다. 짝수 데이터 라인(D1)은 수평 기간(HP1)에 정전압 레벨로 변경시키고, 수평 기간(HP2)에 부전압 레벨로 변경시키고, 수평 기간(HP3)에 정전압 레벨로 변경시킨다. 홀수 데이터 라인(D0)과 짝수 데이터 라인(D1)은 리셋 서브-기간(RST)에 기준 전압 레벨(Vref)에 유지되고, 고속 전위 상승 및 고속 전위 하강을 통해서 빠르게 상승 및 하강된다.
연산 증폭기(11f/11g)는 고속 전위 상승과 고속 전위 하강을 통해서만, 정전위 레벨과 부전위 레벨 사이에서 홀수 데이터 라인(D0)과 짝수 데이터 라인(D1)을 변경시킨다. 이러한 이유 때문에, 각 데이터 라인(D0/D1) 상의 파형에서 어떠한 오버슈트나 어떠한 언더슈트가 일어나지 않는다.
상기 설명으로부터 이해되겠지만, 리셋 회로는 데이터 라인(D0/D1) 상에서 전위 변경이 되기 전에 연산 증폭기(11f/11g)의 비반전 노드와 출력 노드를 강제로 변경시키고, 그 다음에 데이터 라인(D0/D1)은 고속 전위 상승과 고속 전위 하강을 통해서 선택적으로 상승 및 하강된다. 그러므로, 저속 전위 상승과 저속 전위 하강은 데이터 라인(D0/D1) 상의 전위 변경을 참여하지 않으며, 이러한 이유 때문에 데이터 라인(D0/D1) 상의 전위 파형으로부터 언더슈트와 오버슈트가 제거된다.
제 2 실시예
도 8은 본 발명을 구체화하는 또 다른 출력 회로(21)를 설명한다. 출력 회로(21)는 수평 구동기의 일부를 형성하고, 수평 구동기 및 수직 구동기(도시되지 않음)는 액정 표시판에 접속된 액정 표시 구동기를 구성한다. 액정 표시판과 수직 구동기는 제 1 실시예의 것과 유사하므로, 이하에서 그것에 대한 설명은 더 하지 않는다.
출력 회로(21)는 단계적 전압 발생기(21a), 선택기(21b), 연산 증폭기(21c/21d), 개폐장치(21e) 및 리셋 회로(21f)를 포함한다. 단계적 전압 발생기(21a), 선택기(21b), 연산 증폭기(21c) 및 개폐장치(21e)는 각각 단계적 전압 발생기(11c), 선택기(11d), 연산 증폭기(11f) 및 개폐장치(11h)와 유사하므로, 명세서를 단순화시키기 위해서, 이하에서 더 설명하지 않는다.
리셋 회로(21f)는 리셋 회로(11j)와 상이하다. 두 개의 개폐장치(21g/21h)가 리셋 회로(21f)에 내장되었지만, 개폐장치(21g)는 단계적 전압 발생기(21a)와 선택기(21b) 사이에 접속되고, 다른 개폐장치(21h)는 연산 증폭기(21c/21d)의 출력 노드와 개폐장치(21e)의 입력 노드(1e/1f) 사이에 접속되어 있다. 개폐장치(21g)는 입력 노드(21k), 리셋 노드(21k) 및 출력 노드(21m)를 갖는다. 입력 노드(21j)는 각각 단계적 전압 발생기(21a)의 출력 노드에 접속되고, 출력 노드(21m)는 각각 선택기(21b)의 입력 노드에 접속되어있다. 리셋 노드(21k)에 기준 전압(Vref)이 공급된다. 개폐장치(21g)는 제어 신호(CTL11)에 응답하고, 출력 노드(21m)를 입력 노드(21j) 또는 리셋 노드(21k)에 접속한다.
다른 개폐장치(21f)는 입력 노드(21h/21p), 출력 노드(21q/21r) 및 리셋 노드(21s)를 갖는다. 입력 노드(21n/21p)는 각각 연산 증폭기(21c/21d)의 출력 노드에 접속되고, 출력 노드(21q/21r)는 개폐장치(21e)의 입력 노드(1e/1f)에 접속되어있다. 기준 전압(Vref)은 리셋 노드(21s)에 공급된다. 개폐 장치(21h)는 제어 신호(CTL11)에 응답하고, 입력 노드(21h/21p)를 출력 노드(21q/21r) 또는 리셋 노드(21s)에 접속한다.
수평 구동기는 도 9에 도시된 것처럼 행동한다. 수평 기간(HP1, HP2 및 HP3) 는 시간(t21)으로부터 시간(t23)으로, 시간(t23)으로부터 시간(t25)으로, 및 시간(t25)으로부터 시간(t27)으로 계속된다. 제어 신호(CTL11)는 개폐장치(21g/21h)가 선택기(21b)를 통해서 입력 단자(11n/11p)에 기준 전압 레벨(Vref)을 공급하도록 하고, 리셋 서브-기간(RST)을 수평 기간(HP1)에서 시간(t21)으로부터 시간(t22)으로 제한하고, 수평 기간(HP2)에서 시간(t23)으로부터 시간(t24)으로 제한하며, 수평 기간(HP3)에서 시간(t25)으로부터 시간(t26)으로 제한한다. 기준 전압(Vref)은 입력 단자(11n/11p)로부터 연산 증폭기(21c/21d)의 비반전 노드로 교대된다. 제어 신호(CTL11)는 개폐장치(21h)가 리셋 노드(21s)를 입력 노드(21n/21p)에 접속하도록 하고, 연산 증폭기(21c/21d)의 출력 노드에 기준 전압(Vref)이 공급된다. 연산 증폭기(21c/21d)의 비반전 노드와 출력 노드는 리셋 서브-기간(RST)에 기준 전압(Vref)으로 강제로 리셋된다.
리셋 서브-기간(RST) 후에, 개폐장치(21g)는 선택기(21b)를 통해서 입력 노드(21k)를 입력 단자(11n/11p)에 선택적으로 접속하고, 개폐장치(21h)는 연산 증폭기(21c/21d)의 출력 노드를 개폐장치(21e)의 입력 노드(1e/1f)에 접속한다. 센스 증폭기(21c)는 전위 하강이 느리지만, 출력 노드에서의 전위 레벨은 리셋 작용을 통해서 빠르게 하강하며, 저속 전위 하강을 통해서는 절대로 하강하지 않는다. 한편, 센스 증폭기(21d)는 전위 레벨이 느리다. 그러나, 출력 노드에서의 전위 레벨은 고속 리셋 작용을 통해서 상승하며, 저속 전위 상승을 통해서는 절대로 상승하지 않는다. 이러한 이유 때문에, 연산 증폭기(21c/21d)의 출력 노드에서의 파형은 급경사 선도 단부와 급경사 꼬리 단부를 갖는다.
이러한 상황에서, 개폐장치(21h)가 시간(t21), 시간(t23) 및 시간(t25)에서 연산 증폭기(21c/21d)와 데이터 라인(D0/D1) 사이의 접속을 바꾸더라도, 데이터 라인(D0/D1) 상의 전위 파형에서 언더슈트와 오버슈트가 절대로 발생하지 않는다.
상기 설명으로부터 이해되겠지만, 리셋 회로는 연산 증폭기(21c/21d)로부터 느린 전위 하강과 느린 전위 상승을 제거하고, 연산 증폭기(21c/21d)의 출력 노드에서의 전위 파형의 단부를 급경사로 만든다. 이러한 이유 때문에, 데이터 라인(D0/D1) 상의 전위 파형은 어떠한 언더슈트도 어떠한 오버슈트도 함유하지 않으며, 액정 표시판 위에 선명한 영상이 생성된다.
본 발명의 특정 실시예를 도시하고 설명하였지만, 당 업계의 숙련자는 본 발명의 목적과 범위로부터 벗어나지 않고 다양한 변경과 수정을 할 수 있다는 것을 자명하게 이해할 것이다.
예를 들면, 액정 표시판이 제 1 실시예에 대해 설명된 것과 상이한 구조를 가질 수 있다.
연산 증폭기(11f/21c 및 11g/21d)는 도 3과 도 4에 도시된 것과 상이한 회로 구성을 가질 수 있다.
각 데이터 라인 상의 파형에서 어떠한 오버슈트도 어떠한 언더슈트도 일어나지 않는다. 데이터 라인 상의 전위 파형은 어떠한 언더슈트도 어떠한 오버슈트도 함유하지 않으므로, 액정 표시판 위에 선명한 영상이 생성된다.

Claims (10)

  1. 제 1 출력 노드, 기준 전압(Vref)에 대해 정(positive)전압 레벨이 공급된 제 1 비반전(non-inverted) 노드, 상기 제 1 출력 노드에 접속된 제 1 반전(inverted) 노드를 포함하고, 상기 제 1 반전 노드와 상기 제 1 비반전 노드 사이의 증폭 차이를 통해서 상기 제 1 출력 노드에서의 전위레벨을 상기 제 1 비반전 노드에서의 전위 레벨로 조절하고, 상기 제 1 출력 노드에서 전위 상승은 빠르고 상기 제 1 출력 노드에서 전위 하강은 느린 제 1 전압 조절 특성을 갖는 제 1 연산 증폭기(11f, 21c)와;
    제 2 출력 노드, 상기 기준 전압에 대해 부(negative)전압이 공급된 제 2 비반전 노드, 상기 제 2 출력 노드에 접속된 제 2 반전 노드를 포함하고, 상기 제 2 반전 노드와 상기 제 2 비반전 노드 사이의 증폭 차이를 통해서 상기 제 2 출력 노드에서의 전위레벨을 상기 제 2 비반전 노드에서의 전위 레벨로 조절하고, 상기 제 2 출력 노드에서 전위 하강은 빠르고 상기 제 2 출력 노드에서 전위 상승은 느린 제 2 전압 조절 특성을 갖는 제 2 연산 증폭기(11g, 21d)와;
    상기 제 1 출력 노드와 상기 제 2 출력 노드, 제 3 출력 노드(1g)와 제 4 출력 노드(1h)에 각각 접속된 제 1 입력 노드(1e/1f)를 갖고, 상기 제 1 입력 노드의 각각을 상기 제 3 출력 노드와 상기 제 4 출력 노드에 교대로 접속하는 제 1 개폐장치(11h, 21e)를 포함하는 출력 회로에 있어서,
    상기 제 1 연산 증폭기와 상기 제 2 연산 증폭기에 제공되어 있으며, 상기 제 1 개폐장치(11h, 21e)가 상기 제 1 입력 노드와 상기 제 3 및 제 4 출력 노드 사이의 접속을 변경시킬 때, 상기 제 1 비반전 노드, 상기 제 2 비반전 노드, 상기 제 1 출력 노드 및 상기 제 2 출력 노드를, 기준 전압(Vref)으로 강제로 리셋시키기 위한 리셋 회로(11j, 21f)를 포함하는 것을 특징으로 하는 출력 회로.
  2. 제 1항에 있어서, 상기 제 3 출력 노드(1g)와 상기 제 4 출력 노드(1h)는 각각, 화소들의 어레이로 결합된 제 1군의 화소(P00-P01/13/12a)에 접속된 제 1 데이터 라인(D0)과, 상기 제 1 데이터 라인에 인접하여, 상기 화소들의 어레이로 결합된 제 2군의 화소(P10-P1n/13/12a)에 접속된 제 2 데이터 라인(D1)에 접속되고, 상기 제 1 데이터 라인, 상기 제 2 데이터 라인, 기타 데이터 라인 및 상기 화소들의 어레이는 상기 화소들의 어레이로부터 주기적으로 화소들을 선택하는 게이트 라인(G0-Gn)과 함께 액정 표시판을 형성하는 출력 회로.
  3. 제 1항에 있어서, 상기 정전압 레벨을 포함하는 다수의 정전압 레벨 및 상기 부전압 레벨을 포함하는 다수의 부전압 레벨을 발생시키도록 작동되는 단계적 전압 발생기(11c, 21a)와;
    상기 단계적 전압 발생기에 접속된 제 2 입력 노드와 상기 제 1 비반전 노드와 상기 제 2 비반전 노드에 상기 정전압과 상기 부전압을 각각 공급하는 제 5 출력 노드를 갖고, 영상 반송 신호(IMG)에 응답하여 상기 다수의 정전압 레벨과 상기 다수의 부전압 레벨로부터 상기 정전압 레벨과 상기 부전압 레벨을 선택하는 선택기(11d, 21b)를 더 포함하는 출력 회로.
  4. 제 3항에 있어서, 상기 리셋 회로(11j)는,
    상기 제 5 출력 노드에 각각 접속된 제 3 입력 노드(11n/11p), 상기 제 1 비반전 노드와 상기 제 2 비반전 노드에 각각 접속된 제 6 출력 노드(11r/11s), 상기 기준 전압 레벨이 공급된 제 1 리셋 노드(11q)를 가지며, 제어 신호(CTL11)에 응답하여 상기 제 3 입력 노드 및 상기 제 1 리셋 노드를 상기 제 6 출력 노드에 선택적으로 접속하는 제 2 개폐 장치(11k)와;
    상기 제 1 출력 노드와 상기 제 2 출력 노드에 각각 접속된 제 4 입력 노드(11t/11u), 상기 제 1 입력 노드에 각각 접속된 제 7 출력 노드(11v/11w), 상기 기준 전압 레벨이 공급된 제 2 리셋 노드(11x)를 가지며, 상기 제어 신호에 응답하여 상기 제 4 입력 노드를 상기 제 7 출력 노드와 상기 제 2 리셋 노드에 선택적으로 접속하는 제 3 개폐 장치(11m)를 포함하는 출력 회로.
  5. 제 4항에 있어서, 상기 제 1 개폐 장치(11h)는 상기 제 1 입력 노드와 상기 제 3 및 제 4 출력 노드 사이의 전기적 접속을 간격을 두고 변경시키며, 상기 제 1 리셋 노드(11q)와 상기 제 2 리셋 노드(11x)는 상기 각 기간(HP)의 15% 미만의 리셋 기간(RST) 동안 상기 제 6 출력 노드(11r/11s)와 상기 제 4 입력 노드(11t/11u)에 각각 접속되는 출력 회로.
  6. 제 4항에 있어서, 상기 제 1 개폐 장치(11h)는 상기 제 1 입력 노드(1e/1f)와 상기 제 3 및 제 4 출력 노드(1g/1h) 사이의 전기적 접속을 15ms 내지 30ms의 간격으로 변경시키고, 상기 제 1 리셋 노드(11q)와 상기 제 2 리셋 노드(11x)는 1ms 내지 2ms의 리셋 기간 동안 상기 제 6 출력 노드(11r/11s)와 상기 제 4 입력 노드(11t/11u)에 각각 접속되는 출력 회로.
  7. 제 4항에 있어서, 상기 제 1 연산 증폭기(11f,21c)는, 제 1 전원 공급선(Vcc)과 상기 제 1 전원 공급선보다 낮은 전위 레벨의 제 2 전원 공급선(GND) 사이에 접속되어 있으며, 상기 제 1 반전 노드와 상기 제 1 비반전 노드 사이의 제 1 전위차에 응답하여 상기 제 1 전위차의 크기를 나타내는 출력 신호를 생성하는 제 1 차동 증폭기(1j)와, 상기 제 1 차동 증폭기의 상기 출력 신호에 응답하여 상기 제 1 전원 공급선으로부터 상기 제 1 출력 노드에 결합된 제 1 용량 부하를 충전시키고 상기 제 1 용량 부하로부터 축적된 전하를 제 1 정전류원을 통해서 상기 제 2 전원 공급선으로 방전시키는 제 1 출력 구동기(1k)를 포함하고,
    상기 제 2 연산 증폭기(11g,21d)는, 상기 제 1 전력 공급선과 상기 제 2 전원 공급선 사이에 접속되어 있으며, 상기 제 1 반전 노드와 상기 제 1 비반전 노드 사이의 제 2 전위차에 응답하여 상기 제 2 전위차의 크기를 나타내는 출력 신호를 생성하는 제 1 차동 증폭기(1n)와, 상기 제 2 차동 증폭기의 상기 출력 신호에 응답하여 상기 제 1 전력 공급선으로부터 제 2 정전류원을 통해서 상기 제 2 출력 노드에 결합된 제 2 용량 부하를 충전시키고, 상기 제 2 용량 부하로부터 축적된 전하를 상기 제 2 전원 공급선으로 방전시키는 제 2 출력 구동기(1p)를 포함하는 출력 회로.
  8. 제 3항에 있어서, 상기 리셋 회로(21f)는,
    상기 다수의 정전압 레벨과 상기 다수의 부전압 레벨을 각각 공급받은 제 3 입력 노드(21j), 상기 제 2 입력 노드에 각각 접속된 제 6 출력 노드(21m), 상기 기준 전압 레벨이 공급된 제 1 리셋 노드(21k)를 가지며, 제어 신호(CTL11)에 응답하여 상기 제 3 입력 노드와 상기 제 1 리셋 노드를 상기 제 6 출력 노드에 선택적으로 접속하는 제 2 개폐 장치(21g)와;
    상기 제 1 출력 노드와 상기 제 2 출력 노드에 각각 접속된 제 4 입력 노드(21n/21p), 상기 제 1 입력 노드에 각각 접속된 제 7 출력 노드(21q/21r), 상기 기준 전압 레벨이 공급된 제 2 리셋 노드(21s)를 가지며, 상기 제어 신호에 응답하여 상기 제 4 입력 노드를 상기 제 7 출력 노드와 상기 제 2 리셋 노드에 선택적으로 접속하는 제 3 개폐 장치(21f)를 포함하는 출력 회로.
  9. 제 8항에 있어서, 상기 제 1 개폐장치(21e)는 상기 제 1 입력 노드와 상기 제 3 및 제 4 출력 노드 사이의 전기적 접속을 간격을 두고 변경시키며, 상기 제 1 리셋 노드(21k)와 상기 제 2 리셋 노드(21s)는 상기 각 기간의 15% 미만의 리셋 기간 동안 상기 제 6 출력 노드와 상기 제 4 입력 노드에 각각 접속되는 출력 회로.
  10. 제 8항에 있어서, 상기 제 1 개폐 장치(21e)는 상기 제 1 입력 노드와 상기 제 3 및 제 4 출력 노드 사이의 전기적 접속을 15ms 내지 30ms의 간격으로 변경시키고, 상기 제 1 리셋 노드(21k)와 상기 제 2 리셋 노드(21s)는 1ms 내지 2ms의 리셋 기간 동안 상기 제 6 출력 노드와 상기 제 4 입력 노드에 각각 접속되는 것을 특징으로 하는 출력 회로.
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