KR100298017B1 - 트랜지스터및전력증폭기 - Google Patents

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모리 가즈히로
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Abstract

트랜지스터는 소오스 영역, 적어도 2개의 드레인 영역, 소오스 영역과 적어도 2개의 드레인 영역 사이에 각각 제공된 채널, 및 채널들 각각에 제공되어 있는 게이트 전극을 포함하고 있다. 적어도 2개의 드레인 영역은 서로 전기적으로 분리되어 있고, 드레인 전극은 각각의 드레인 영역에 제공된다.

Description

트랜지스터 및 전력 증폭기
본 발명은 전계 효과 트랜지스터(이하, "FET"라 함) 및 바이폴라 트랜지스터와 같은 트랜지스터와 전력 증폭기에 관한 것이다.
종래에 이미 공지된 전력 증폭기, 특히 고주파 신호를 증폭하는 전력 증폭기는 저출력 동작시에 전류 소비를 줄이기 위해 능동 소자로서 2중 게이트 FET를 사용하는 증폭기이다.
제15도에는 종래 고주파 전력 증폭기의 구성이 도시되어 있다. 제15도에 있어서, 참조 부호(1, 2)는 AC 전원 입력 단자 및 AC 전원 출력 단자를 각각 나타낸다. 참조 부호(3, 4)는 입력 임피던스 매칭 회로 및 출력 임피던스 매칭 회로를 각각나타낸다. 참조 부호(5, 6, 7)는 제 1 게이트 전압 공급 회로, 제 2 게이트 전압공급 회로 및 드레인 전압 공급 회로를 각각 나타낸다. 참조 부호(8)는 2중 게이트 FET를 나타낸다. 참조 부호(9, 10)는 가변 네가티브 전원 공급기를 나타낸다. 참조 부호(11)는 포지티브 전원 공급기를 나타낸다. 가변 네가티브 전원 공급기(9)는 바이어스 전압을 제 1 게이트 전압 공급 회로(5)를 통해 2중 게이트 FET(8)의 제 1 게이트에 공급한다. 포지티브 전원 공급기(11)는 드레인 전압 공급 회로(7)를 통해 2중 게이트 FET(8)의 드레인에 출력용 전원 전압을 공급한다.
입력 신호는 AC 전원 입력 단자(1)로부터 입력되고, FET(8)에 의해 증폭되도록 입력 임피던스 매칭 회로(3)를 통해 2중 게이트 FET(8)의 제 1 게이트에 공급된다. 증폭된 신호는 AC 전원 출력 단자(2)로부터 출력 임피던스 매칭 회로(4)를 통해 출력된다.
고주파 전력 증폭기의 저출력 동작시의 전류 소비는 가변 네가티브 전원 공급기(10)의 출력 전압을 레귤레이팅함으로써, 그리고 제 2 게이트 전압 공급 회로(6)를 통해 가변 네가티브 전원 공급기(10)로부터 2중 게이트 FET(8)의 제 2 게이트에 공급된 전압을 제어함으로써 감소될 수 있다.
그러나, 상술한 종래 고주파 전력 증폭기에 있어서, 저출력 동작시의 전류소비는 2중 게이트 FET(8)의 제 2 게이트의 전압을 제어함으로써 줄어 들 수 있지만, 2중 게이트 FET(8)의 입/출력 임피던스가 제 2 게이트의 전압이 변함에 따라 크게 달라지기 때문에, 입력 임피던스 매칭 회로(3)와 출력 임피던스 매칭 회로(4)의 사이에서 전기적인 미스매칭이 발생된다.
제1도는 본 발명의 제 1 예에 따른 FET를 나타낸 평면도.
제2도는 A-B 선을 따라 취해진 제1도에 도시된 제 1 예의 FET를 나타낸 단면도.
제3(a)도는 C-D 선을 따라 취해진 제1도에 도시된 제 1 예의 FET를 나타낸 단면도.
제3(b)도는 제 1 예의 FET에 대한 비교예를 나타낸 단면도.
제4도는 본 발명의 제 2 예에 따른 FET를 나타낸 평면도.
제5도는 본 발명의 제 3 예에 따른 바이폴라 트랜지스터를 나타낸 평면도.
제6도는 A-B 선을 따라 취해진 제5도에 도시된 제 3 예의 바이폴라 트랜지스터를 나타낸 단면도.
제7도는 본 발명의 제 4 예에 따른 FET를 나타낸 평면도.
제8도는 A-B 선을 따라 취해진 제7도에 도시된 제 4 예의 FET를 나타낸 단면도.
제9도는 C-D 선을 따라 취해진 제7도에 도시된 제 4 예의 FET를 나타낸 단면도.
제10도는 본 발명에 따른 FET의 수정예를 나타낸 평면도.
제11도는 본 발명의 제 5 예에 따른 고주파 전력 증폭기를 나타낸 블록도.
제12(a)도는 제 5 예의 고주파 전력 증폭기의 FET의 등가 회로를 나타낸 도면.
제12(b)도는 제 5 예의 고주파 전력 증폭기의 FET의 다른 등가 회로를 나타낸 도면.
제13도는 본 발명의 제 6 예에 따른 고주파 전력 증폭기를 나타낸 블록도.
제14(a)도는 제 6 예의 고주파 전력 증폭기의 FET의 등가 회로를 나타낸 도면.
제14(b)도는 제6도의 고주파 증폭기의 FET의 다른 등가 회로를 나타낸 도면.
제15도는 종래 고주파 전력 증폭기를 나타낸 블록도.
* 도면의 주요부분에 대한 부호의 설명
101 : 반도체 기판 111 : 활성 영역
112 : 소오스 영역 116 : 제 1 드레인 영역
117 : 제 2 드레인 영역 131 : 활성층 영역
200 : p형 반도체 기판 400, 500 : FET
409 : 게이트 전압 공급 회로 4 12, 522 : 스위치
417, 527 : 마이크로프로세서
본 발명의 한 측면에 따라, 트랜지스터는 소오스 영역; 적어도 2개의 드레인영역; 상기 소오스 영역과 상기 적어도 2개의 드레인 영역의 각각의 사이에 각각 설치되어 있는 채널; 및 각각의 상기 채널에 제공되어 있는 게이트 전극을 포함하고 있다. 상기 적어도 2개의 드레인 영역은 서로 전기적으로 분리되어 있고, 드레인 전극이 각각의 상기 드레인 영역에 제공되어 있다.
본 발명의 일 실시예에서, 2중 게이트 전극이 상기 소오스 영역과 각각의 상기 드레인 전극의 사이에 형성되어 있는 채널중 적어도 하나의 채널에 제공되어 있다.
본 발명의 다른 실시예에서, 절연 영역과 활성 영역사이의 경계는, 상기 절연 영역이 상기 드레인 영역을 전기적으로 서로 분리시키는 영역이고 상기 활성 영역이 상기 게이트 전극의 아래에 있는 영역일 때, 상기 게이트 전극의 엣지와 일치하며, 이에 따라, 상기 소오스 영역과 각각의 상기 드레인 영역의 사이에 삽입되어 있는 부분에 채널이 형성된다.
본 발명의 다른 측면에 따라, 트랜지스터는 번갈아 설치되어 있는 복수의 소오스 영역과 복수의 드레인 영역을 포함하고 있다. 각각의 소오스 영역은 소오스 전극에 공통 접속되어 있고, 그리고 상기 드레인 영역들은 2개의 그룹으로 분할되어, 하나의 그룹의 각각의 드레인 영역은 제 1 드레인 전극에 공통 접속되어 있고 다른 그룹의 각각의 드레인 영역은 제 2 드레인 전극에 공통 접속되어 있다. 빗 모양(comb-shaped) 게이트 전극이 각각의 소오스 영역과 각각의 드레인 영역의 사이에 각각 설치되어 있는 채널상에 제공되어 있다.
본 발명의 또 다른 측면에 따라, 트랜지스터는 번갈아 설치되어 있는 복수의 소오스 영역과 복수의 드레인 영역을 포함하고 있다. 각각의 소오스 영역은 소오스 전극에 공통 접속되어 있고, 그리고 드레인 영역들은 2개의 그룹으로 분할되어, 하나의 그룹의 각각의 드레인 영역은 제 1 드레인 전극에 공통 접속되어 있고 다른 그룹의 각각의 드레인 영역은 제 2 드레인 전극에 공통 접속되어 있다. 빗 모양의 제 1 게이트 전극이 각각의 소오스 영역과 각각의 드레인 영역의 사이에 각각 설치되어 있는 채널에 제공되며, 그리고 빗 모양의 제 2 게이트 전극이 상기 채널들 중에서 상기 제 1 드레인 전극에 인접한 적어도 하나의 채널에 제공되어 있으며, 이에 따라 상기 제 1 게이트 전극과 상기 제 2 게이트 전극으로 형성된 2중 게이트 전극이 상기 제 1 드레인 전극에 인접한 적어도 하나의 채널에 제공된다.
본 발명의 또 다른 특징에 따라, 트랜지스터는 이미터: 적어도 2개의 콜렉터; 및 상기 이미터와 상기 콜렉터의 사이에 설치되어 있는 베이스를 포함하고 있다. 상기 콜렉터는 서로 전기적으로 분리되어 있고; 그리고 콜렉터 전극이 상기 각각의 콜렉터에 제공되어 있다.
본 발명의 일 실시예에서, 절연체가 상기 콜렉터들의 사이에 설치되어 있다.
본 발명의 다른 측면에 따라, 전력 증폭기는 소오스 영역, 제 1 및 제 2 드레인 영역, 상기 소오스 영역과 각각의 상기 제 1 및 제 2 드레인 영역의 사이에 각각 설치되어 있는 채널, 및 이들 각각의 채널에 형성되어 있는 게이트 전극을 포함하고 있으며, 이때 상기 제 1 및 제 2 드레인 영역은 서로 전기적으로 분리되어 있고, 제 1 및 제 2 드레인 전극이 각각의 상기 제 1 및 제 2 드레인 영역에 제공되어 있다. 또한, 입력 신호를 입력하기 위한 입력 단자와 상기 트랜지스터의 상기 게이트 전극의 사이에 삽입되어 있는 제 1 임피던스 매칭 회로; 상기 트랜지스터의 상기 제 1 및 제 2 드레인 전극과 출력 신호를 출력하기 위한 출력 단자의 사이에 삽입되어 있는 제 2 임피던스 매칭 회로: 상기 트랜지스터의 게이트 전극에 접속되어 있는 게이트 DC 전압원 회로; 상기 트랜지스터의 제 1 드레인 전극에 접속되어 있는 제 1 드레인 DC 전압원 회로; 상기 트랜지스터의 제 2 드레인 전극에 접속되어 있는 제 2 드레인 DC 전압원 회로; 및 상기 제 1 드레인 DC 전압원 회로의 ON/OFF 동작을 수행하는 제어 회로가 포함되어 있다.
본 발명의 또 다른 측면에 따라, 전력 증폭기는 이미터, 제 1 및 제 2 콜렉터, 및 상기 이미터와 상기 제 1 및 제 2 콜렉터의 사이에 설치되어 있는 베이스를 포함하고 있는 트랜지스터를 포함하고 있으며, 이때, 상기 제 1 및 제 2 콜렉터는 서로 전기적으로 분리되어 있고, 제 1 및 제 2 콜렉터 전극이 상기 제 1 및 제 2 콜렉터에 각각 제공되어 있다. 또한, 입력 신호를 입력하기 위한 입력 단자와 상기 트랜지스터의 상기 베이스의 사이에 삽입되어 있는 제 1 임피던스 매칭 회로; 상기 트랜지스터의 상기 제 1 및 제 2 콜렉터 전극과 출력 신호를 출력하기 위한 출력 단자의 사이에 삽입되어 있는 제 2 임피던스 매칭 회로; 상기 트랜지스터의 상기 베이스에 접속되어 있는 베이스 DC 전압원 회로; 상기 트랜지스터의 상기 제 1 콜렉터 전극에 접속되어 있는 제 1 콜렉터 DC 전압원 회로; 상기 트랜지스터의 상기 제 2 콜렉터 전극에 접속되어 있는 제 2 콜렉터 DC 전압원 회로; 및 상기 제 1 콜렉터 DC 전압원 회로의 ON/OFF 동작을 수행하는 제어 회로가 포함되어 있다.
본 발명의 또 다른 측면에 따라, 전력 증폭기는 소오스 영역, 제 1 및 제 2 드레인 영역, 상기 소오스 영역과 각각의 상기 제 1 및 제 2 드레인 영역의 사이에 각각 설치되어 있는 채널, 상기 채널상에 형성되어 있는 제 1 게이트 전극, 및 상기 소오스 영역과 상기 제 1 드레인 영역의 사이에 설치되어 있는 상기 채널 상에 형성된 제 2 게이트 전극을 포함하고 있는 트랜지스터를 포함하고 있으며, 이때 상기 제 1 및 제 2 드레인 영역은 서로 전기적으로 분리되어 있고, 상기 제 1 및 제 2 드레인 전극은 각각의 상기 제 1 및 제 2 드레인 영역에 제공되어 있다. 또한, 입력 신호를 입력하기 위한 입력 단자와 상기 트랜지스터의 상기 제 1 게이트 전극의 사이에 삽입되어 있는 제 1 임피던스 매칭 회로; 상기 트랜지스터의 상기 제 1 및 제 2 드레인 전극과 출력 신호를 출력하기 위한 출력 단자 사이에 삽입되어 있는 제 2 임피던스 매칭 회로; 상기 트랜지스터의 상기 제 1 게이트 전극에 접속되어 있는 제 1 게이트 DC 전압원 회로; 상기 트랜지스터의 상기 제 2 게이트 전극에 접속되어 있는 제 2 게이트 DC 전압원 회로; 상기 트랜지스터의 상기 제 1 드레인 전극에 접속되어 있는 제 1 드레인 DC 전압원 회로; 상기 트랜지스터의 상기 제 2 드레인 전극에 접속되어 있는 제 2 드레인 DC 전압원 회로; 및 상기 제 1 드레인 DC 전압원 회로의 ON/OFF 동작을 수행하여, 상기 제 1 및 제 2 게이트 DC 전압원 회로의 출력 전압을 제어하는 제어 회로가 포함되어 있다.
상술한 본 발명에 따라, 상기 전력 증폭기의 고출력 전원 동작시에 복수의 드레인으로부터의 출력이 사용된다. 한편, 상기 전력 증폭기의 저출력 전원 동작시에는 단지 하나의 드레인으로부터의 출력이 사용되며, 다른 드레인은 네가티브 피드백 회로로서 사용된다. 결과적으로, 입력과 출력간의 매칭은 고출력 전원 동작과 저출력 전원 동작시에 유지될 수 있다.
따라서, 본 명세서에서 설명된 본 발명은 (1) 입력과 출력간의 매칭을 유지하면서 저출력 동작시에 전류 소비를 줄일 수 있는 전력 증폭기에 바람직한 트랜지스터를 제공한다는 이점과, (2) 상기 트랜지스터를 사용하여 구성된 전력 증폭기를 제공한다는 이점을 가능하게 한다.
본 발명의 이들 및 기타 다른 이점은 첨부한 도면을 참조하여 다음의 상세한설명을 읽고 이해할 때 이 분야에서 숙련된 자들에게 명백해진다.
이하, 첨부 도면을 참조하여 본 발명을 예를 들어 설명하지만, 이 예에 한정되지는 않는다.
[제1예]
제1도는 본 발명의 제 1 예에 따른 FET를 도시된 평면도이다. 제2도는 A-B 선을 따라 취해진, 제1도에 도시된 FET의 단면도이다. 제3(a)도는 C-D 선을 따라 취해진, 제1도에 도시된 FET의 단면도이다.
이 FET에서, 소오스 영역(112), 활성층 영역(111), 제 1 드레인 영역(116), 및 제 2 드레인 영역(117)이 절연 반도체 기판(101)의 표면층에 형성되어 있다. 소오스 영역(112)은 상기 활성층 영역(111)의 일측에 인접하도록 설치되어 있으며, 그리고 상기 제 1 및 제 2 드레인 영역(116,117)은 상기 활성층 영역(111)의 타측에 인접하도록 설치되어 있다.
절연막(102)이 상기 절연 반도체 기판(101)상에 제공되어 있다. 제1게이트 전극(114)이 상기 활성층 영역(111)에 중첩되도록 절연막(102)상에 형성되어 있다. 또한, 상기 절연막(102)상에는 소오스 전극(113), 본딩 패드인 게이트 라인(115), 제 1 드레인 전극(118) 및 제 2 드레인 전극(119)이 제공되어 있다. 소오스 영역(112)은 절연막(102)의 구멍을 통해 소오스 전극(113)에 접속되어 있다. 제 1 드레인 영역(116)과 제 2 드레인 영역(117)은 상기 절연막(102)의 각각의 구멍을 통해 상기 제 1 드레인 전극(118)과 제 2 드레인 전극(117)에 각각 접속되어 있다. 상기 제 1 게이트 전극(114)은 본딩 패드인 게이트 라인(115)에 접속되어 있다.
절연 영역(103)이 상기 제 1 드레인 영역(116)과 제 2 드레인 영역(117)의 사이에 제공되어 있다. 상기 제 1 드레인 영역(116)과 제 2 드레인 영역(117)은 이들 사이에 삽입되어 있는 절연 영역(103)에 의해 서로 절연되어 있다.
제 1 및 제 2 드레인 영역(116,117)에 인접한 제 1 게이트 전극(114)의 에지는 상기 활성층 영역(111)의 엣지와 일치한다. 제3(a)도로부터 알 수 있는 바와 같이, 상기 제 1 게이트 전극(114)의 엣지는 상기 활성층 영역(111)과 절연 영역(103)의 사이에 있는 경계 지역의 활성층 영역(111)의 엣지에 정렬되어 있다.
FET의 정상 동작은 제 1 게이트 전극(114)의 엣지를, 상기 활성층 영역(111)과 절연 영역(103)의 사이의 경계 지역의 절연 영역(103)의 엣지에 정렬시킴으로써 유지된다. 제3(b)도에 도시된 바와 같이, 활성층 영역(111)과 절연 영역(103)의 사이의 경계 지역의 절연 영역(103)의 엣지가 제 1 게이트 전극(114)의 바닥면의 중심 근처에 대응되는 위치까지 뻗어 있으면, 제 1 게이트 전극(114)의 아래의 지역(E)에서 전계 집중이 발생되며, 이때 이 지역에는 절연 영역(103)이 뻗어 있다. 결과적으로, FET의 정상 동작은 더 이상 유지될 수 없다.
이러한 구성에 있어서, 전기적으로 서로 분리된 2 개의 드레인 영역이 하나의 소오스 영역과 하나의 게이트 영역을 포함하고 있는 FET용으로 형성될 수 있다.
따라서, 2 개의 구동 유닛, 즉 2개의 드레인이 하나의 트랜지스터에 제공될 수 있다.
본 발명의 제 1 예에서는 2 개의 드레인 영역이 형성되었지만, 활성층 영역의 일측상에서 서로 분리되도록 3개 또는 그 이상의 영역이 제공될 수도 있다.
[제2예]
제4도는 본 발명의 제 2 예에 따른 FET를 도시된 평면도이다. 이 FET는 빗 모양 전극을 포함하고 있다. 활성층 영역(131)이 절연 반도체 기판(도시되지 않음)의 표면층상에 형성되어 있다. 활성층 영역(131)내에는, 복수의 드레인 영역(132)과 복수의 소오스 영역(133)이 번갈아 형성되어 있다. 제 1 절연막이 절연 반도체 기판상에 제공된 후, 빗 모양의 게이트 전극(134)이 형성되어 있다. 게이트 전극(134)상에는 제 2 절연막이 제공되어 있다. 빗 모양의 제 1 및 제 2 드레인 전극(135,136)과 소오스 전극(137)이 제 2 절연막상에 제공되어 있다.
복수의 드레인 영역(132)은 2 세트의 드레인 영역 그룹으로 분할되어 있다. 한 세트의 각각의 드레인 영역(132)은 제 1 및 제 2 절연막의 각각의 구멍을 통해 제 1 드레인 전극(135)에 공통 접속되어 있는 반면에, 다른 세트의 각각의 드레인 영역(132)은 상기 제 1 및 제 2 절연막의 각각의 구멍을 통해 상기 제 2 드레인 전극(137)에 공통 접속되어 있다. 소오스 영역(133)은 제 1 및 제 2 절연막의 각각의 구멍을 통해 소오스 전극(137)에 공통 접속되어 있다.
게이트 전극(134)의 각각의 가지부(134a)는 각각의 드레인 영역(132)과 각각의 소오스 영역(133)의 사이에 위치되어 있다.
이러한 빗 모양의 전극을 가지고 있는 FET의 경우에는, 드레인 영역(132)들에 각각의 소오스 영역(133)이 삽입되어 있으며, 이에 따라 드레인 영역(132)은 각각의 소오스 영역(133)의 존재에 의해 서로 분리된다. 따라서, 드레인 영역(132)들을 전기적으로 서로 분리시키기 위한 절연 영역을 특별히 제공할 필요가 없다.
[제3예]
제5도는 본 발명의 제 3 예에 따른 바이폴라 트랜지스터를 도시된 평면도이다. 제6도는 A-B 선을 따라 취해진, 제5도에 도시된 바이폴라 트랜지스터의 단면도이다.
바이폴라 트랜지스터에 있어서, P+형 분리 영역(201)에 의해 주변 영역으로부터 분리되어 있는 아일랜드 부분이 P형 반도체 기판(200)의 표면층상에 형성되어 있다. 아일랜드 부분내에는, 이온 주입 등에 의한 선택적 산화에 의해 분리 절연막(202)이 형성되어 있다. 제 1 콜렉터 영역(203)과 제 2 콜렉터 영역(204)은 분리 절연막(202)의 양측에 형성되어 있다. 제 1 콜렉터 영역(203)과 제 2 콜렉터 영역(204)의 위에 뻗어 있는 베이스 영역(205)이 형성되어 있다. 이미터 영역(206)은 베이스 영역(205)내에 형성되어 있고, 절연막(211)이 그 위에 형성되어 있다. 절연막(211)내에 구멍이 형성된 후에, 이미터 전극(207), 베이스 전극(208), 제 1 콜렉터 전극(209) 및 제 2 콜렉터 전극(210)이 절연막(211)상에 형성된다. 상기 이미터 전극(207)은 이미터 영역(206)에 접속되어 있고 베이스 전극(208)은 베이스 영역(205)에 접속되어 있다. 상기 제 1 콜렉터 전극(209)은 제 1 콜렉터 영역(203)에 접속되어 있고, 제 2 콜렉터 전극(210)은 제 2 콜렉터 영역(204)에 접속되어 있다.
분리 절연막(202)은 상기 제 1 및 제 2 콜렉터 전극(209,210)을 서로 분리시키는 역할을 하며, 그리고 또한 베이스 영역(205)과 P형 기판(200)을 서로 분리시키는 역할도 한다.
이러한 구성에서, 전기적으로 서로 분리되어 있는 두 콜렉터 영역은 하나의 이미터 영역과 하나의 베이스 영역을 포함하고 있는 트랜지스터용으로 형성될 수 있다. 따라서, 두 구동 유닛, 즉 두 콜렉터가 하나의 트랜지스터에 제공될 수 있다.
본 발명의 제 3 예에서는 두 콜렉터 영역이 형성되었지만, 3개 이상의 콜렉터 영역이 형성될 수도 있다. 이러한 경우에, 상기 콜렉터 영역은 각각의 분리 절연막에 의해 분리되며, 그리고 이들 콜렉터 영역에 뻗어 있는 베이스 영역이 형성된다. 다음에, 이미터 영역이 상기 베이스 영역내에 형성된다.
[제4예]
제7도는 본 발명의 제 4 예에 따른 FET의 평면도이다. 제8도는 A-B 선을 따라 취해진, 제7도에 도시된 FET의 단면도이다. 제9도는 C-D 선을 따라 취해진, 제7도에 도시된 FET의 단면도이다.
FET에 있어서, 소오스 영역(312), 활성층 영역(311), 제 1 드레인 영역(316) 및 제 2 드레인 영역(317)이 절연 반도체 기판(301)의 표면층상에 형성되어 있다.
상기 소오스 영역(312)은 상기 활성층 영역(311)의 일측에 인접하도록 설치되어 있고, 상기 제 1 및 제 2 드레인 영역(316,317)은 상기 활성층 영역(311)의 타측에 인접하도록 설치되어 있다.
절연막(302)이 절연 반도체 기판(301)상에 제공되어 있다. 제 1 게이트 전극(321) 및 제 2 게이트 전극(322)이 상기 활성층 영역(311)에 중첩되도록 상기 절연막(302)상에 형성되어 있다. 소오스 전극(313), 본딩 패드인 게이트 라인(323), 본딩 패드인 게이트 라인(324), 제 1 드레인 전극(325) 및 제 2 드레인 전극(326)이 상기 절연막(302)상에 형성되어 있다. 상기 소오스 전극(312)은 상기 절연막(302)의 구멍을 통해 상기 소오스 전극(313)에 접속되어 있다. 상기 제 1 및 제 2 드레인 영역(316,317)은 상기 절연막(302)의 각각의 구멍을 통해 상기 제 1 및 제 2 드레인 전극(325,326)에 각각 접속되어 있다. 상기 제 1 게이트 전극(321) 및 제 2 게이트 전극(322)은 본딩 패드인 게이트 라인(323,324)에 각각 접속되어 있다.
절연 영역(303)이 상기 제 1 드레인 영역(316)과 상기 제 2 드레인 영역(317)의 사이에 제공되어 있다.
제 1 게이트 전극(321)의 엣지는 활성층 영역(311)과 절연 영역(303)의 사이의 경계 지역에 있는 절연 영역(303)의 엣지와 일치한다.
이러한 구조에 있어서, 전기적으로 서로 분리되어 있는 2 개의 드레인 영역이 하나의 소오스 영역과 하나의 게이트 영역을 포함하는 FET용으로 형성될 수 있다. 따라서, 2 개의 구동 유닛이 하나의 트랜지스터에 제공될 수 있다. 또한, 제 1 게이트 전극(321)과 제 2 게이트 전극(322)으로 형성되어 있는, 제 1 드레인 영역(316)에 대응하는 2중 게이트가 형성될 수 있고, 그리고 제 1 게이트 전극(321)에만 형성되어 있는 제 2 드레인 영역(317)에 대응하는 단일의 게이트가 형성될 수 있다. 따라서, 상기 FET는 하나의 게이트와 2개의 구동 유닛을 포함하고 있는 구조와 2중 게이트와 2개의 구동 유닛을 포함하고 있는 구조를 가지게 된다.
본 발명의 제 4 예에서는 두 드레인 영역이 형성되었지만, 3개 이상의 드레인 영역이 서로 분리될 수 있도록 활성층 영역의 일측에 형성될 수도 있다.
또한, 제10도에 도시된 바와 같이, 빗 모양의 전극은 2중 게이트를 가지고 있는 FET에 사용될 수도 있다. 이러한 경우, 제 1 게이트 전극(331)의 각각의 가지부(331a)는 각각의 상기 드레인 영역(132)에 정렬되어 있고, 그리고 제 2 게이트 전극(332)의 가지부(332a)는 상기 드레인 영역(132)의 일부와 선택적으로 정렬되어 있다. 제10도에서는, 제4도와 동일한 효과를 가지고 있는 구성 요소를 동일 참조 부호에 의해 표기하고, 그 설명을 생략한다.
[제5예]
제11도는 본 발명의 제 5 예에 따른 고주파 전력 증폭기를 나타낸 블록도이다. 본 발명의 제 1 예의 FET가 제 5 예의 전력 증폭기에 이용된다. 제11도에서, FET는 참조 부호 400으로 표기되어 있다.
본 전력 증폭기에 따라, 입력 임피던스 매칭 회로(403)가 FET(400)의 AC 전원 입력 단자(401)와 게이트 단자(404)의 사이에 삽입되어 있다(게이트 단자(404)는 본딩 패드인 게이트 라인(115)에 접속되어 있음). 출력 임피던스 매칭 회로(408)가 FET(400)의 제 1 및 제 2 드레인 단자(405,406)와 AC 전원 출력 단자(407)의 사이에 삽입되어 있다(제 1 및 제 2 드레인 단자(405,406)는 제 1 및 제 2 드레인 전극(118,119)에 각각 접속되어 있음). 게이트 전압 공급 회로(409)와 네가티브 전원 공급기(410)는 상기 게이트 단자(404)와 접지의 사이에 직렬 접속 형태로 삽입되어 있다. 제 1 드레인 전압 공급 회로(411), 스위치(412), 및 포지티브 전원 공급기(413)는 제 1 드레인 단자(405)와 접지의 사이에 직렬 접속형태로 삽입되어 있다. 제 2 드레인 전압 공급 회로(414) 및 포지티브 전원 공급기(415)는 제 2 드레인 단자(406)와 접지의 사이에 직렬 접속 형태로 삽입되어 있다. 상기 FET(400)의 소오스 단자(416)는 접지되어 있다(소오스 단자(416)는 소오스 전극(113)에 접속되어 있음).
스위치(412)의 스위칭 제어는 마이크로프로세서(417)에 의해 수행된다. 마이크로프로세서(417)는 고주파 전력 증폭기로부터 출력될 전원의 크기에 따라 스위치(412)를 제어한다. 많은 양의 전원이 출력되어야 할 때, 상기 스위치(412)는 턴-온 되며, 적은 양의 전원이 출력되어야 할 때 상기 스위치(412)는 턴-오프된다.
게이트 전압 공급 회로(409)와 네가티브 전원 공급기(410)는 DC 전압원 회로를 구성하고 있고, 그리고 상기 FET(400)의 게이트 단자(404)에 전압(Vgg)을 공급한다. 제 1 드레인 전압 공급 회로(411)와 포지티브 전원 공급기(413)는 DC전압원 회로를 구성하고 있는 반면에, 상기 제 2 드레인 전압 공급 회로(414)와 포지티브 전원 공급기(415)는 DC 전압원 회로를 구성하고 있다. 이들 DC 전압원 회로는 동일레벨의 전압(Vdd)을 FET(400)의 제 1 드레인 단자(405)와 제 2 드레인 단자(406)에각각 공급한다.
입력 임피던스 매칭 회로(403)와 상기 출력 임피던스 매칭 회로(400)의 입/출력 특성, 상기 전압(Vgg), 및 상기 전압(Vdd)은 고주파 전력 증폭기에 의해 요구되는 특성에 의해 결정된다.
이와 같이 구성된 고주파 전력 증폭기가 고레벨 출력에서 동작하면, 상기 전압(Vgg)이 상기 게이트 단자(404)에 인가된다. 동시에, 상기 스위치(412)는 각각의 제 1 및 제 2 드레인 단자(405,406)에 동일 레벨의 전압(Vdd)을 인가하기 위해 상기 마이크로프로세서(417)에 의해 턴-온된다.
이때, 상기 FET(400)는 제12(a)도에 도시되어 있는 등가 회로에 의해 표현된다. 특히, 고출력 동작시의 고주파 전력 증폭기는 능동 소자로서 전형적인 구조를 가지고 있는 FET를 이용한 전력 증폭기와 동일하다.
본 발명의 제 5 예에 따른 고주파 전력 증폭기가 저레벨 출력으로 동작될 때, 상기 전압(Vgg)이 상기 게이트 단자(404)에 인가된다. 동시에, 상기 스위치(412)는 마이크로프로세서(417)에 의해 턴-오프되며, 이에 따라 상기 제 1 드레인 단자(405)에의 전압 인가가 중지됨으로써, 상기 전압(Vgg)이 상기 제 2 드레인 단자(406)에만 인가된다.
이때(낮은 전원 출력), 상기 FET(400)는 제12(b)도에 도시된 등가 회로에 의해 표현된다.
FET(400)에 있어서, 서로 전기적으로 분리되어 있는 두 채널이 2 개의 드레인 영역이 형성됨에 따라 형성된다. 상기 전압(Vdd)은 제 2 드레인 단자(406)에만 인가되는 반면에, 제 1 드레인 단자(405)에는 어떠한 전압(Vdd)도 인가되지 않는다. 이때, 상기 제 2 드레인 영역(117)에 대응하는 채널만이 동작하는 반면에, 제 1 드레인 영역(116)에 대응하는 다른 채널은 동작하지 않는다. 결과적으로, 동작 전류량이 크게 떨어진다.
예컨대, 제 1 및 제 2 드레인 영역(116,117)에 대응하는 게이트 폭과 제 2 드레인 영역(117)에만 대응하는 게이트 폭의 비를 9:1로 하면, 저출력 동작시에 전류 소비는 모든 채널이 동작할 때 최대 출력 전원의 1/10이 된다.
비동작 상태인 상기 채널은 동작 상태인 채널에 대해 네가티브 피드백 회로의 역할을 한다. 따라서, 저출력 동작시의 고주파 전력 증폭기는 능동 소자로서 전형적인 FET를 이용하고 그리고 전형적인 네가티브 피드백 회로를 포함하고 있는 전력 증폭기와 동일하다.
일반적으로, 동작 상태인 상기 채널의 게이트 폭이 보다 좁아짐에 따라, 입/출력 임피던스는 보다 커지게 된다. 한편, 입/출력 임피던스는 네가티브 피드백을 상기 FET에 적용함으로써 감소될 수 있다.
본 발명의 제 5 예에서의 고주파 전력 증폭기에 따라, FIT(400)의 채널 중 하나의 채널만이 저출력 동작시에 동작하기 때문에, 게이트 폭이 좁아지며, 이에 따라 상기 입/출력 임피던스가 증가된다. 하지만, 네가티브 피드백이 적용되기 때문에, 상기 FET(406)의 입/출력 임피던스는 고출력 동작시의 경우와 실질적으로 동일하게 유지될 수 있다.
상술한 바와 같이, 본 발명의 제 5 예에 따른 고주파 전력 증폭기는, 저출력동작시에 네가티브 피드백이 적용되기 때문에, 저출력 동작시와 고출력 동작시의 사이에 실질적으로 동일한 입/출력 임피던스 매칭 상태를 유지하면서, 저출력 동작 시에 전류 소비가 크게 감소될 수 있다는 이점을 가지고 있다.
고주파 전력 증폭기는 제 1 예의 FET 대신에 제 3 예의 바이폴라 트랜지스터를 이용함으로써 이 예에서 설명한 방식과 동일한 방식으로 구성될 수 있다. 이 경우에, 게이트 단자는 베이스 단자에 의해 대체되고, 그리고 소오스 단자는 이미터단자에 의해 대체된다. 또한, 제 1 드레인 단자는 제 1 콜렉터 단자에 의해 대체되고, 그리고 제 2 드레인 단자는 제 2 콜렉터 단자에 의해 대체된다.
또한, 제 5 예에서는 하나의 고주파 전력 증폭기가 형성되었지만, 증가된 전력 이득을 가지고 있는 고주파 전력 증폭기를 얻기 위해 2 개 이상의 고주파 전력증폭기를 직렬로 접속함으로써 복수의 고주파 전력 증폭기가 구성될 수 있다.
[제6예]
제13도는 본 발명의 제 6 예에 따른 고주파 전력 증폭기를 나타낸 블록도이다. 제 6 예의 전력 증폭기는 제 4 예의 FET를 이용한다. 이 FET는 제13도에서 참조 부호 500에 의해 표기되어 있다.
본 전력 증폭기에 있어서, 입력 임피던스 매칭 회로(503)가 AC 전원 입력 단자(501)와 FET(500)의 제 1 게이트 단자(502)의 사이에 삽입되어 있다(제 1 게이트단자(502)는 본딩 패드인 게이트 라인(323)에 접속되어 있음). 출력 임피던스 매칭 회로(508)는 상기 FET(500)의 제 1 및 제 2 드레인 단자(505,506)와 AC 전원 출력단자(507)의 사이에 삽입되어 있다(제 1 및 제 2 드레인 단자(505,506)는 제 1 및 제 2 드레인 전극(325,326)에 각각 접속되어 있음). 제 1 게이트 전압 공급 회로(510)와 가변 네가티브 전원 공급기(511)는 상기 제 1 게이트 단자(502)와 접지 사이에 직렬 접속 형태로 삽입되어 있다. 제 2 게이트 전압 공급 회로(513)와 가변 네가티브 전원 공급기(514)는 제 2 게이트 단자(512)와 접지의 사이에 직렬 접속 형태로 삽입되어 있다(제 2 게이트 단자(512)는 본딩 패드인 게이트 라인(324)에 접속되어 있음). 제 1 드레인 전압 공급 회로(521), 스위치(522), 및 포지티브 전원 공급기(523)는 제 1 드레인 단자(505)와 접지의 사이에 직렬 접속형태로 삽입되어 있다. 제 2 드레인 전압 공급 회로(524)와 포지티브 전원 공급기(525)는 제 2 드레인 단자(506)와 접지의 사이에 직렬 접속 형태로 삽입되어 있다. FET(500)의 소오스 단자(526)는 접지되어 있다(소오스 단자(526)는 소오스 전극(313)에 접속되어 있음).
상기 스위치(522)의 스위칭 제어는 마이크로프로세서(527)에 의해 수행된다. 마이크로프로세서(527)는 상기 고주파 전력 증폭기로부터 출력될 전원의 크기에 따라 스위치(522)를 제어한다. 많은 양의 전원이 출력되어야 할 때 상기 스위치(522)는 턴-온되고, 그리고 적은 양의 전원이 출력되어야 할 때 상기 스위치(522)는 턴-오프된다.
상기 가변 네가티브 전원 공급기(511)는 상기 마이크로프로세서(527)에 의해제어되고, 그리고 전압(Vgg1)을 상기 FET(500)의 제 1 게이트 단자(502)에 공급한다. 가변 네가티브 전원 공급기(514)는 상기 마이크로프로세서(527)에 의해 제어되고, 그리고 전압(Vgg2) 또는 전압(Vgg3)을 상기 FET(500)의 제 2 게이트 단자(512)에 공급한다. 각각의 상기 포지티브 전원 공급기(523,525)는 동일 레벨의 전압(Vdd)을 상기 FET(500)의 각각의 제 1 드레인 단자(505)와 제 2 드레인 단자(506)에 공급한다.
상기 입력 임피던스 매칭 회로(503)와 출력 임피던스 매칭 회로(508)의 입/출력 특성과 각각의 전압(Vgg1, Vgg2, Vgg3, Vdd)은 고주파 전력 증폭기가 필요로 하는 특성에 의해 결정된다.
이와 같이 구성된 고주파 전력 증폭기가 고레벨 출력에서 동작하면, 상기 전압(Vgg1)이 상기 제 1 게이트 단자(502)에 인가되고, 동시에 상기 전압(Vgg2)이 상기 제 2 게이트 단자(512)에 인가된다. 또한, 상기 스위치(522)는 동일 레벨의 전압(Vdd)을 각각의 상기 제 1 및 제 2 드레인 단자(505,506)에 인가하기 위해, 마이크로프로세서(527)에 의해 턴-온된다.
이때, 상기 FET(500)는 제14(a)도에 도시된 등가 회로에 의해 표현된다. 특히, 고출력 동작시의 고주파 전력 증폭기는 능동 소자로서 전형적인 2중 게이트 구조를 가지고 있는 FET를 이용한 전력 증폭기와 동일하다.
본 발명의 제 6 예에 따른 고주파 전력 증폭기가 저레벨의 출력에서 동작하면, 상기 전압(Vggl)은 제 1 게이트 단자(502)에 인가된다. 동시에, 상기 가변 네가티브 전원 공급기(514)가 후술되는 조건을 만족하는 전압(Vgg3)을 상기 제 2 게이트 단자(512)에 인가하기 위해 상기 마이크로프로세서(527)에 의해 제어된다. 상기 스위치(522)는 마이크로프로세서(527)에 의해 턴-오프되며, 이에 따라 제 1 드레인 단자(505)에의 전압 인가가 중단됨으로써 상기 전압(Vdd)이 상기 제 2 드레인 단자(506)에만 인가된다.
이때, FET(500)는 제14(b)도에 도시된 등가 회로에 의해 표현된다. 본 발명의 제 5 예에 따른 상기 FET(400)에서와 마찬가지로, 제 2 드레인 영역(317)에 대응되는 채널만이 동작하는 반면에, 상기 제 1 드레인 영역(316)에 대응되는 다른 채널은 상기 FET(500)에서 동작하지 않는다. 결과적으로 동작 전류량이 크게 떨어지고, 그리고 비동작 상태인 상기 채널은 동작 상태인 채널에 대해 네가티브 피드백 회로의 역할을 한다.
제14(b)도와 제12(b)도간의 비교로부터 명백한 바와 같이, 제 6 예와 제 5 예간의 차이점은 네가티브 피드백 회로에 의한 가변 피드백량에 있다. 상기 네가티브 피드백 회로에 의한 피드백량은 상기 제 2 게이트 단자(512)에 인가된 전압(Vgg3)의 레벨을 변경시킴으로써 조절될 수 있다.
일반적으로, 2중 게이트 FET의 입/출력 임피던스는 단일 게이트 FET의 입/출력 임피던스보다 매우 크다.
제 6 예의 고주파 전력 증폭기에 따라, 큰 입/출력 임피던스를 가지고 있는 2중 게이트 FET가 고출력 동작시에 동작한다. 하지만, 상기 2중 게이트 FET가 선택되면, 상기 FET의 게이트 폭이 넓어지고, 이에 따라 입/출력 임피던스가 보다 작아진다. 작은 입/출력 임피던스를 가지고 있는 단일 게이트 FET는 저출력 동작시에 동작한다. 하지만, 단일 게이트 FET가 선택되면, 상기 FET의 게이트 폭이 좁아지고, 따라서 입/출력 임피던스가 보다 커진다. 환언하면, 상기 2중 게이트와 넓은 게이트 폭의 조합, 및 단일 게이트와 좁은 게이트 폭의 조합에 의해 임피던스 증가 또는 감소가 억제된다. 결과적으로, 고출력 동작과 저출력 동작간의 입/출력 임피던스 차는 보다 작아진다.
또한, 상기 제 2 게이트 단자(512)의 전압(Vgg3)을 최적화함으로써, 저출력 동작시에 상기 FET의 입/출력 임피던스는 고출력 동작시의 상기 FET의 입/출력 임피던스와 실질적으로 동일해진다.
또한, 상기 마이크로프로세서(527)는 저출력 동작시에 상기 제 1 게이트 단자(502)에 인가된 전압(Vgg1)을 조절하는데 사용되며, 이에 따라 전류 소비가 더 감소된다. 상기 전압(Vgg1)의 조절과 관련하여 발생되는, 입력과 출력간의 미스 매칭은 상기 제 2 게이트 단자(512)에 인가된 전압(Vgg3)이 변화에 의해 보정된다.
이 방법으로, 전류 소비는 본 발명의 제 5 예에 따른 전력 증폭기에 비해, 저출력 동작시에 보다 많은 량이 줄어들 수 있다.
앞서 설명한 바와 같이, 본 발명의 제 6 예에 따른 고주파 전력 증폭기는 실질적으로 동일한 입/출력 매칭 상태가 유지되면서, 저출력 동작시에 전류 소비가 크게 감소될 수 있다는 상당한 이점을 가지고 있다.
또한 본 발명의 제 6 예에서는 하나의 고주파 전력 증폭기가 형성되었지만, 증가된 전력 이득을 가지고 있는 고주파 전력 증폭기를 얻기 위해 둘 이상의 고주파 전력 증폭기를 직렬 접속함으로써 복수의 고주파 전력 증폭기가 구성될 수 있다.
앞서 설명한 바와 같이, 본 발명의 트랜지스터를 사용한 고주파 전력 증폭기를 형성함으로써, 저출력 동작시와 고출력 동작시에 입력과 출력간의 매칭이 유지되면서 저출력 동작시에 전류 소비가 현저히 감소될 수 있다.
여러 가지의 기타 다른 수정예가 이 분야에 숙련된 자에게는 명백해지며, 그리고 이들에 의해 본 발명의 범위 및 취지로부터 이탈하지 않고 쉽게 행해질 수 있다. 따라서, 첨부된 특허 청구의 범위는 본 명세서에 설명된 내용에 한정되도록 의도되지 않고 넓게 해석되도록 의도되었다.

Claims (9)

  1. 소오스 영역; 적어도 2개의 드레인 영역; 상기 소오스 영역과 상기 적어도 2개의 드레인 영역의 각각의 사이에 각각 설치되어 있는 채널; 및 각각의 상기 채널상에 제공되어 있는 게이트 전극을 포함하고, 상기 적어도 2개의 드레인 영역은 서로 전기적으로 분리되어 있고, 드레인 전극이 각각의 상기 드레인 영역상에 제공되며, 절연 영역과 활성 영역사이의 경계는 상기 절연 영역이 상기 드레인 영역을 전기적으로 서로 분리시키는 영역이고, 상기 활성 영역이 상기 게이트 전극의 아래에 있는 영역일 때, 상기 게이트 전극의 엣지와 일치하며, 상기 소오스 영역과 각각의 상기 드레인 영역의 사이에 삽입되어 있는 부분에 상기 채널이 형성되는 트랜지스터.
  2. 제1항에 있어서, 2중 게이트 전극이 상기 소오스 영역과 각각의 상기 드레인 영역의 사이에 형성되는 상기 채널중 적어도 하나의 채널상에 제공되는 트랜지스터.
  3. 번갈아 설치되어 있는 복수의 소오스 영역과 복수의 드레인 영역으로서, 각각의 소오스 영역이 소오스 전극에 공통 접속되어 있고, 상기 드레인 영역들이 2개의 그룹으로 분할되어, 하나의 그룹의 각각의 드레인 영역이 제 1 드레인 전극에 공통 접속되어 있고, 다른 그룹의 각각의 드레인 영역이 제 2 드레인 전극에 공통 접속되어 있는 복수의 소오스 영역과 복수의 드레인 영역; 및 각각의 상기 소오스 영역과 각각의 상기 드레인 영역의 사이에 각각 설치되어 있는 채널상에 제공되어 있는 빗-모양의 게이트 전극(comb-shaped gate electrode)을 포함하는 트랜지스터.
  4. 번갈아 설치되어 있는 복수의 소오스 영역과 복수의 드레인 영역을 구비하고, 각각의 상기 소오스 영역은 소오스 전극에 공통 접속되어 있고, 상기 드레인 영역들은 2개의 그룹으로 분할되어, 하나의 그룹의 각각의 상기 드레인 영역이 제 1 드레인 전극에 공통 접속되고; 다른 그룹의 각각의 상기 드레인 영역이 제 2 드레인 전극에 공통 접속되고, 빗 모양의 제 1 게이트 전극이 각각의 상기 소오스 영역과 각각의 상기 드레인 영역의 사이에 각각 설치되는 채널상에 제공되고, 빗 모양의 제 2 게이트 전극이 상기 채널중에서 상기 제 1 드레인 전극에 인접한 적어도 하나의 채널상에 제공되며, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극으로 형성된 2중 게이트 전극이 상기 제 1 드레인 전극에 인접한 상기 적어도 하나의 채널상에 제공되는 트랜지스터.
  5. 이미터; 적어도 2개의 콜렉터; 및 상기 이미터와 상기 콜렉터의 사이에 설치되는 베이스를 포함하고, 상기 콜렉터들은 서로 전기적으로 분리되고; 콜렉터 전극이 상기 각각의 콜렉터상에 제공되는 트랜지스터.
  6. 제5항에 있어서, 절연체가 상기 콜렉터들의 사이에 설치되는 트랜지스터.
  7. 소오스 영역, 제 1 및 제 2 드레인 영역, 상기 소오스 영역과 각각의 상기 제 1 및 제 2 드레인 영역의 사이에 각각 설치되는 채널, 및 각각의 상기 채널상에 형성되어 있는 게이트 전극을 구비하는 트랜지스터로서, 상기 제 1 및 제 2 드레인 영역은 서로 전기적으로 분리되고, 제 1 및 제 2 드레인 전극이 상기 제 1 및 제 2 드레인 영역에 각각 제공되어 있는 트랜지스터; 입력 신호를 입력하기 위한 입력 단자와 상기 트랜지스터의 상기 게이트 전극의 사이에 삽입된 제 1 임피던스 매칭 회로; 상기 트랜지스터의 제 1 및 제 2 드레인 전극과 출력 신호를 출력하기 위한 출력 단자의 사이에 삽입된 제 2 임피던스 매칭 회로; 상기 트랜지스터의 상기 게이트 전극에 접속된 게이트 DC 전압원 회로; 상기 트랜지스터의 상기 제 1 드레인 전극에 접속되어 있는 제 1 드레인 DC 전압원 회로; 상기 트랜지스터의 상기 제 2 드레인 전극에 접속되어 있는 제 2 드레인 DC 전압원 회로; 및 상기 제 1 드레인 DC 전압원 회로의 ON/OFF 동작을 수행하는 제어 회로를 포함하는 전력 증폭기.
  8. 이미터, 제 1 및 제 2 콜렉터, 및 상기 이미터와 상기 제 1 및 제 2 콜렉터의 사이에 설치된 베이스를 구비하는 트랜지스터로서, 상기 제 1 및 제 2 콜렉터는 서로 전기적으로 분리되어 있고, 제 1 및 제 2 콜렉터 전극이 상기 제 1 및 제 2 콜렉터에 각각 제공되어 있는 트랜지스터; 입력 신호를 입력하기 위한 입력 단자와 상기 트랜지스터의 베이스의 사이에 삽입된 제 1 임피던스 매칭 회로; 상기 트랜지스터의 상기 제 1 및 제 2 콜렉터 전극과 출력 신호를 출력하기 위한 출력 단자의 사이에 삽입된 제 2 임피던스 매칭 회로; 상기 트랜지스터의 상기 베이스에 접속된 베이스 DC 전압원 회로; 상기 트랜지스터의 상기 제 1 콜렉터 전극에 접속된 제 1 콜렉터 DC 전압원 회로; 상기 트랜지스터의 상기 제 2 콜렉터 전극에 접속된 제 2 콜렉터 DC 전압원 회로; 및 상기 제 1 콜렉터 DC 전압원 회로의 ON/OFF 동작을 수행하는 제어 회로를 포함하는 전력 증폭기.
  9. 소오스 영역, 제 1 및 제 2 드레인 영역, 상기 소오스 영역과 각각의 상기 제 1 및 제 2 드레인 영역의 사이에 각각 설치된 채널, 상기 채널상에 형성된 제 1 게이트 전극, 및 상기 소오스 영역과 상기 제 1 드레인 영역의 사이에 설치된 상기 채널상에 형성된 제 2 게이트 전극을 구비하는 트랜지스터로서, 상기 제 1 및 제 2 드레인 영역은 서로 전기적으로 분리되어 있고, 제 1 및 제 2 드레인 전극이 상기 제 1 및 제 2 드레인 영역에 각각 제공되어 있는 트랜지스터; 입력 신호를 입력하기 위한 입력 단자와 상기 트랜지스터의 상기 제 1 게이트 전극의 사이에 삽입된 제 1 임피던스 매칭 회로; 상기 트랜지스터의 제 1 및 제 2 드레인 전극과 출력 신호를 출력하기 위한 출력 단자의 사이에 삽입된 제 2 임피던스 매칭 회로; 상기 트랜지스터의 상기 제 1 게이트 전극에 접속된 제 1 게이트 DC 전압원 회로; 상기 트랜지스터의 상기 제 2 게이트 전극에 접속된 제 2 게이트 DC 전압원 회로; 상기 트랜지터의 상기 제 1 드레인 전극에 접속된 제 1 드레인 DC 전압원 회로; 상기 트랜지스터의 상기 제 2 드레인 전극에 접속된 제 2 드레인 DC 전압원 회로; 상기 제 1 드레인 DC 전압원 회로의 ON/OFF 동작을 수행하여, 상기 제 1 및 제 2 게이트 DC 전압원 회로의 출력 전압을 제어하는 제어 회로를 포함하는 전력 증폭기.
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