KR100295816B1 - 반도체집적회로장치 - Google Patents

반도체집적회로장치 Download PDF

Info

Publication number
KR100295816B1
KR100295816B1 KR1019940017603A KR19940017603A KR100295816B1 KR 100295816 B1 KR100295816 B1 KR 100295816B1 KR 1019940017603 A KR1019940017603 A KR 1019940017603A KR 19940017603 A KR19940017603 A KR 19940017603A KR 100295816 B1 KR100295816 B1 KR 100295816B1
Authority
KR
South Korea
Prior art keywords
film
lower electrode
electrode
contact hole
dielectric thin
Prior art date
Application number
KR1019940017603A
Other languages
English (en)
Other versions
KR950004519A (ko
Inventor
가네꼬사또루
오꼬다도시유끼
Original Assignee
다카노 야스아키
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다카노 야스아키, 산요 덴키 가부시키가이샤 filed Critical 다카노 야스아키
Publication of KR950004519A publication Critical patent/KR950004519A/ko
Application granted granted Critical
Publication of KR100295816B1 publication Critical patent/KR100295816B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 개구부 주위의 BPSG막을 분단해서 그 체적을 줄임으로써 유전체 박막으로서의 실리콘 질화가의 크랙 발생을 방지하는 것을 목적으로 한다.
LOCOS 산화막(11) 상에 게이트 폴리실리콘으로 하부 전극(12)을 형성한다. 층간 절연막으로서 BPSG막(13)을 형성하고, 개구부(14)와 그 주변을 둘러싸는 제1, 제2의 콘택트 홀(17 및 20)을 형성한다. 실리콘 질화막(15)가 개구부(14)를 피복하고, 그 위에 상부 전극(16)을 형성한다. 제1콘택트 홀(17)을 통해 취출 전극(18)이 하부 전극(12)에 콘택트된다. 실리콘 질화막(15) 주위의 BPSG막(13a)는 제1, 제2의 콘택트 홀(17 및 20)에 의해 그 외측의 BPSG막(13b)으로부터 분리되어 있다.

Description

반도체 집적 회로 장치
제1도는 본 발명을 설명하기 위한 평면도.
제2도는 (A)는 제1도의 AA선에 따른 단면도, (B)는 BB선에 따른 단면도.
제3도는 BPSG막 형상의 변화를 도시한 단면도.
제4도의 (A)는 제2실시예를 설명하기 위한 평면도, (B)는 CC선에 따른 단면도.
제5도의 (A)는 제3실시예를 설명하기 위한 평면도, (B)는 DD선에 따른 단면도.
제6도의 (A)는 제4실시예를 설명하기 위한 평면도, (B)는 EE선에 따른 단면도.
제7도의 (A)는 종래예를 설명하기 위한 평면도, (B)는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
12 : 하부 전극
13 : BPSG막
14 : 개구부
17 : 제1콘택트 홀
20 : 제2콘택트 홀
본 발명은 고 유전체 박막을 전극 재료로 삽입한 구조의 용량 소자를 구비하는 반도체 집적 회로 장치에 관한 것으로, 특히 고 유전체 박막의 크랙 방지에 관한 것이다.
반도체 집적 회로에 내장된 용량 소자로서는 PN 접합의 접합 용량을 이용한 것(접합형 용량), 실리콘 산화막을 확산 영역(하부 전극)과 상부 전극에 삽입한 구조(MOS형 용량)인 것, 실리콘 산화막 대신 고 유전율의 실리콘 질화막을 이용한 것(MIS형 용량) 등을 들 수 있다. 그리고, 유전체 박막을 삽입한 전극으로서 확산 영역이 아닌 상부, 하부 모두 전극 배선 재료를 이용한 것이 고려되고 있다. 모두 전극 배선 재료로 하면 저항값의 변화가 없으므로 용량값의 전압 의존성을 영으로 할 수 있다.
제7도의 (A)는 이와 같은 구조의 용량 소자를 도시하는 평면도이고, (B)는 단면도이다. 반도체 기판 상에 형성된 LOCOS 산화막(1) 상에 게이트 폴리실리콘 재료에 의해 하부 전극(2)이 형성되고, 층간 절연막(3)의 개구부(4)를 덮도록 해서 실리콘 질화막(5)을 퇴적하여 그 질화막(5) 위에 알루미늄 배선으로 상부 전극(6)을 형성한 것이다. 하부 전극(2)은 층간 절연막(3)의 콘택트 홀(7)을 통해 콘택트되는 알루미늄 취출 전극(8)으로 전기적 접속을 취한다. 또한, 이와 같은 구조의 용량 소자는 예를 들면 일본국 특허 공개(평) 2-226755호 공보에 기재되어 있다.
근래의 반도체 집적 회로는 전극 배선의 고 밀도화가 요구되고 있기 때문에 표면의 단차를 완만하게 하는 평탄화 기술이 불가피해지고 있다. 가장 대표적인 평탄화 기술은 층간 절연막의 리플로우로서 보론 인 실리케이트 글라스(BPSG막)막이 많이 이용되고 있다. 이 기술은 BPSG막을 가열해서 연화시킴으로써 하부의 단차를 흡수하는 것 및 콘택트 홀의 형상을 완만하게 하는 것이다. 그리고, 이와 같은 리플로우 기술을 사용해서 상기 용량 소자를 내장하고자 하면 저절로 BPSG막에 개구부(4)를 형성해서 실리콘 질화막(5)을 퇴적하게 된다.
그러나, 층간 절연막(3)으로서 BPSG막을 이용하면 개구부(4)의 바닥 부분에서 실리콘 질화막(5)에 크랙(9)이 생겨 상부 전극(6)과 하부 전극(2)간의 단락 사고가 많이 발생하는 것이 분명해졌다.
본원 출원인이 상세하게 원인을 구명(究明)한 결과, 이 크랙(9)은 실리콘 질화막(5) 퇴적 후의 열 처리 공정 등이 요인이 되는 것이 아니라, 실리콘 질화막(5)의 퇴적시에 요인이 있는 것으로 판명되었다.
통상, 실리콘 질화막(5)의 퇴적 온도는(LPCVD이면) 700℃ 내지 800℃이고, BPSG막의 리플로우 온도는 900℃ 전후이다. 따라서, 실리콘 질화막(5)의 퇴적시에는 BPSG막의 형상 변화는 생기지 않을 것으로 생각된다. 그런데, BPSG막과 실리콘 질화막(5)은 열 팽창 계수가 크게 달라 이 차에 의해 실리콘 질화막(5)이 BPSG막을 누르는 것과 같은 제7도의 (B)에 도시한 화살표(10) 방향의 힘이 가해지고, 같은 방향의 힘인 BPSG막의 수축력과의 상승 작용에 따라 BPSG막이 과잉으로 리플로우할 것으로 고려된다. BPSG막이 과잉으로 형상 변화를 일으키면 당연히 실리콘 질화막(5)에 스트레스가 가해져 이 스트레스에 의해 크랙(9)에 이르는 것으로 추정된다.
본 발명은 상기한 종래의 과제를 감안해서 이루어진 것으로, 실리콘 질화막 주위의 BPSG막을 실리콘 질화막을 둘러싸는 부분과 그 주위에 위치하는 부분으로 분단함으로써 실리콘 질화막의 크랙 발생을 방지한 새로운 구조의 용량 소자를 제공하는 것이다.
본 발명에 따르면, 실리콘 질화막(15) 주위의 BPSG막(13)이 분단되어 있으므로 실리콘 질화막(15)와 직접 경계를 접하고 있는 BPSG막(13)의 체적이 작다. BPSG막(13)이 변형되는 정도는 체적이 큰만큼 크고, 반대로 체적이 작은만큼 변형도 작다. 변형이 작으면 실리콘 질화막(15)에 가해진 스트레스도 작게 할 수 있으므로 실리콘 질화막(15)의 크랙 발생을 방지할 수 있다.
이하에 본 발명의 한 실시예를 도면을 참조하면서 상세히 설명하겠다.
제1도는 본 발명의 반도체 장치를 도시하기 위한 평면도이고, 제2도의 (A)는 제1도의 AA선 단면도이며, 제2도의 (B)는 제1도의 BB선에 따른 단면도이다.
동 도면에서 소자 분리용 LOCOS 산화막(11)이 반도체 기판의 표면 또는 에피택셜층의 표면에 선택 산화법으로 형성된다. 용량 소자의 한쪽 전극이 되는 하부전극(12)이 게이트 폴리실리콘 재료에 의해 LOCOS 산화막(11) 위에 형성되어 있다. 층간 절연막으로서의 BPSG막(13)이 LOCOS 산화막(11)과 하부 전극(12) 위를 피복한다. BPSG막(13)에 형성된 개구부(14)가 하부 전극(12) 표면의 일부를 노출시킨다. 용량 소자의 유전체 박막이 되는 실리콘 질화막(15)이 개구부(14)를 덮도록 해서 하부 전극(12) 위에 피착된다. 실리콘 질화막(15)은 개구부(14) 주변의 BPSG막(13)의 표면까지 확장되어 있다.
용량 소자의 다른 쪽 전극이 되는 상부 전극(16)이 1층째의 알루미늄 전극 배선에 의해 형성되고, 실리콘 질화막(15) 위를 피복한다. 상부 전극(16)은 BPSG막(13) 위를 연재해서 다른 회로 소자에 전기 접속된다. BPSG막(13)을 관통하는 제1콘택트 홀(17)이 상부 전극(16)의 연재 부분(延在部分)을 제외한 실리콘 질화막(15)의 주위를 둘러싸는 위치에 형성된다. 하부 전극(12)의 취출 전극(18)이 상기 1층째의 알루미늄 전극 배선에 의해 형성되고, 제1콘택트 홀(17)을 통해 하부 전극(12)에 콘택트된다. 취출 전극(18)은 BPSG막(13) 위를 연재해서 다른 회로 소자에 전기 접속된다.
하부 전극(12)와는 전기적으로 분리된 더미 전극(19)이 마찬가지로 게이트 폴리실리콘 재료에 의해 상부 전극(16)의 연재 부분 아래에 배치된다. 제2콘택트 홀(20)이 더미 전극(19) 상의 BPSG막(13)에 형성된다. 상부 전극(16)은 제2콘택트 홀(20)을 통해 더미 전극(19)에 콘택트된다. 더미 전극(19)이 하부 전극(12)으로부터 분리되어 있는 것 및 제1과 제2의 콘택트 홀(17 및 20)이 연속되지 않는 것에 의해 상부 전극(16)과 하부 전극(12)의 전기 절연을 유지하고 있다.
제1과 제2의 콘택트 홀(17 및 20)은 실리콘 질화막(15)을 거의 완전하게 둘러싼다. 이로써 BPSG막(13)은 실리콘 질화막(15)의 주변을 둘러싸는 부분(13a)과 그 외측 부분(13b)으로 분리된다. 따라서, 실리콘 질화막(15)을 둘러싸는 부분의 BPSG막(13a)은 개구부(14)와 제1, 제2콘택트 홀(17 및 20)로 분리되므로써 체적이 작아진다.
제3도는 BPSG막(13)의 형상 변화를 도시하는 단면도이다. 제3도의 (A)가 실리콘 질화막(15)의 퇴적 전, 제3도의 (B)가 퇴적 후이고, 제3도의 (C)가 실리콘 질화막(15)의 패터닝 후이다. BPSG막(13)은 상압 CVD법에 의해 형성된 직후에 900℃ 전후의 열 처리에 의해 리플로우된다. 이 리플로우에 의해 하부의 단차를 흡수해서 표면을 완만하게 한다. 이어서 핫 에칭을 하여 BPSG막(13)에 용량 소자의 개구부(14)와 제1, 제2의 콘택트 홀(17 및 20) 및 다른 회로 소자의 콘택트 홀(21)을 형성한다. 콘택트 홀의 형성은 드라이 방식에 의한 이방성 에칭 또는 이방성 에칭과 등방성 에칭의 2단계의 에칭으로 행한다. 계속해서 LPCVD법에 의해 실리콘 질화막(15)을 퇴적하면 제3도의 (B)에 도시한 바와 같이 BPSG막(13)의 콘택트 홀(21)의 형상이 완만해진다.
BPSG막(13)의 리플로우 온도는 900℃ 전후이다. 따라서, 실리콘 질화막(15)의 수분간의 퇴적 공정이 부여되느 700℃ 내지 800℃의 온도에서는 BPSG막(13)은 리플로우하는 경우가 거의 없다. 상기 700℃ 내지 800℃의 온도에 더해 실리콘 질화막(15)이 피착됨으로써 아마 실리콘 질화막(15)과 BPSG막(13)의 온도 계수의 차가 요인이 되어 BPSG막(13)이 과잉으로 리플로우할 것이다. 그 후에 제3도의 (C)에 도시한 바와 같이 실리콘 질화막(13)을 용량 소자의 유전체 박막 형상으로 패터닝한다.
실리콘 질화막(15) 퇴적 중의 BPSG막(13)의 변형의 크기는 BPSG막(13)의 체적에 좌우된다. 결구, 체적이 작으면 변형도 작고 체적이 크면 변형도 크다. 이것은 BPSG막(13)의 단위 체적 당 변화량이 거의 일정하기 때문이라고 추정된다. 따라서, 주위에 다량의 BPSG막(13b)이 존재하는 콘택트 홀(21) 형상의 변화량에 대해 주위에 소량의 BPSG막(13a)밖에 존재하지 않는 개구부(14)의 형상 변화는 매우적다. 형상 변화가 적으면 개구부(14)의 형상을 따라 피착되는 실리콘 질화막(15)에 가해진 스트레스도 적으므로 실리콘 질화막(15)의 크랙 발생을 방지할 수 있다.
제4도의 (A)는 본 발명의 제2실시예를 도시하는 평면도이고, (B)는 CC선에 따른 단면도이다. 제1실시예와 같은 장소에는 같은 부호를 붙인다. 제1실시예는 상부 전극(16)과 하부 전극(15)의 취출 전극(18)을 같은 층의 알루미늄 배선층으로 형성했기 때문에 제1, 제2콘택트 홀(17 및 20)이 서로 분리된다. 그 때문에 BPSG막(13)을 분리시킬 수 없는 부분이 반드시 발생한다. 본 실시예는 상부 전극(16)을 제2층째의 알루미늄 배선층으로 된 취출 전극(22)에서 취출하고 있다. 따라서, 상부 전극(16)의 취출 전극(22)과 하부 전극(12)의 취출 전극(18)에서 층간 절연이 가능하므로 제1콘택트 홀(17)을 실리콘 질화막(15)의 전체 둘레(全周)에서 끊어짐이 없이 형성할 수 있다.
제5도의 (A)는 본 발명의 제3실시예를 도시하는 평면도이고, (B)는 DD선에 따른 단면도이다. 제1과 제2의 실시예는 하부 전극(12)의 취출 전극(18)을 실리콘 질화막(15)의 거의 전체 둘레에 걸쳐 하부 전극(12)에 콘택트시키고 있다. 거의 전체 둘레에 콘택트시킴으로써 하부 전극(12)의 저항 성분을 줄일 수 있다. 하부 전극(12)의 저항 성분이 충분히 작으면 본 실시예와 같이 취출 전극(18)을 하부 전극(12)의 일부에만 콘택트시킬 수 있다. 취출 전극(18)이 연재하지 않는 제1콘택트 홀(17)의 나머지 부분은 상부 전극(16)을 형성한 후에 형성되는 BPSG막(23)에 의해 매몰된다.
제6도의 (A)는 본 발명의 제4 실시예를 도시하는 평면도이고, (B)는 EE선에 따른 단면도이다. 제1, 제2 및 제3실시예에 있어서 제1, 제2의 콘택트 홀(17 및 20)의 아래에 하부 전극(12)과 더미 전극(19)을 배치한 것은 BPSG막(13) 에칭을 폴리실리콘 층에서 종점시키기 위해서이다. 제2의 콘택트 홀(20) 아래의 더미 전극(12)은 상기 에칭 종점 외에 제2의 콘택트 홀(20) 내부에 있어서의 상부 전극(16)의 단선 사고를 방지하기 위해서이다. 제조 프로세스가 이 제약에서 해방되면 취출 전극(18)이 콘택트되는 부분을 제외하고 제1, 제2의 콘택트 홀(17 및 20)의 아래에서 하부 전극(12)을 제거할 수 있다. 하부 전극(12)을 작게 할 수 있으면 그만큼 용량 소자의 점유 면적을 저감시킬 수 있다.
또한, 본 발명은 층간 절연막으로서 BPSG막(13)을 이용하는데 한정되지 않고, 실리콘 질화막(15)에 의해 형상의 변화가 생기는 다른 절연막에서도 적용이 가능하다.
이상 설명한 바와 같이 본 발명에 따르면 제1과 제2의 콘택트 홀(17 및 20)을 배치함으로써 실리콘 질화막(15) 주변의 BPSG막(13)의 체적을 작게했으므로 실리콘 질화막(15) 퇴적시에 생기는 BPSG막(13)의 형상의 변화를 작게할 수 있다. 따라서, 개구부(14)의 형상에 따라 피착되는 실리콘 질화막(15)에 발생하는 스트레스가 작아지고, 실리콘 질화막(15)의 크랙 발생을 방지할 수 있다.
또, 더미 전극(19)을 배치하고 제2의 콘택트 홀(20)을 배치함으로써 상부 전극(16)과 취출 전극(18)이 동일한 배선층임에도 불구하고, 실리콘 질화막(15) 주위의 BPSG막(13a)을 거의 전체 둘레에 걸쳐 분단할 수 있다. 또한, 제1의 콘택트 홀(17)을 형성한 부분 전체에 취출 전극(18)을 콘택트시킴으로써 하부 전극(12)의 저항 성분을 저감시킬 수 있다.
제2실시예에 따르면 다층 배선 기술을 이요함으로써 실리콘 질화막(15)의 전체 둘레를 둘러싸도록 BPSG막(13)을 분단할 수 있다.
제3실시예에 따르면 취출 전극(18)이 하부 전극(12)의 일부에만 콘택트되므로 알루미늄 배선의 점유 면적을 저감시킬 수 있다.
제4실시예에 따르면 취출 전극(18)에 덧붙여 하부 전극(12)의 면적도 축소시킬 수 있으므로 용량 소자의 점유 면적을 더욱 저감시킬 수 있다.
통상의 열 리플로우에서는 L/S가 좁아지면 BPSG가 경단 상태로 되어 메탈의 스텝커버리지가 매우 악화되어 사용할 수 없다.
그러나, 본 발명에서는 L/S가 좁아져도 BPSG막이 경단 상태로 되지 않아 스텝커버리지도 양호하다.

Claims (9)

  1. 반도체 칩 표면의 절연막 상에 형성된 도전 재료로 된 하부 전극,
    상기 하부 전극을 피복하는 층간 절연막,
    상기 하부 전극 표면의 일부를 노출시키는 상기 층간 절연막의 개구부,
    상기 개구부를 덮는 고 유전체 재료로 된 유전체 박막,
    상기 유전체 박막 상에 형성된 도전 재료로 된 상부 전극,
    상기 층간 절연막에 형성된 콘택트 홀 및
    상기 콘택트 홀을 통해 상기 하부 전극에 콘택트되는 하부 전극의 취출 전극을 구비하는 반도체 집적 회로 장치에 있어서,
    상기 층간 절연막이 상기 유전체 박막 주변의 대부분에 있어서 상기 유전체 박막의 주위를 둘러싸는 부분과 그 주변 부분으로 분리되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 유전체 박막이 실리콘 질화막인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 층간 절연막이 BPSG막인 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서, 상기 유전체 박막의 주위를 둘러싸는 부분과 그 주변 부분이 상기 콘택트 홀에 의해 분리되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제4항에 있어서, 상기 콘택트 홀이 상기 유전체 박막 주변의 거의 전체 둘레를 둘러싸고, 상기 하부 전극의 취출 전극이 상기 유전체 박막 주변의 거의 전체 둘레에 걸쳐 콘택트되는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 반도체 칩 표면의 절연막 상에 형성된 도전 재료로 된 하부 전극,
    상기 하부 전극을 피복하는 층간 절연막,
    상기 하부 전극 표면의 일부를 노출시키는 상기 층간 절연막의 개구부,
    상기 개구부를 덮는 고 유전체 재료로 된 유전체 박막,
    상기 유전체 박막 상에 형성된 도전 재료로 된 상부 전극,
    상기 하부 전극 상의 층간 절연막에 형성된 제1콘택트 홀,
    상기 제1콘택트 홀을 통해 상기 하부 전극에 콘택트되는 하부 전극의 취출 전극 및
    상기 층간 절연막에 형성된 제2콘택트 홀을 구비하고,
    상기 제1콘택트 홀과 상기 제2콘택트 홀로 상기 유전체 박막의 거의 전체둘레를 둘러싸는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서, 상기 하부 전극의 취출 전극이 상기 유전체 박막 주변의 거의 전체 둘레에 걸쳐 콘택트되는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제6항에 있어서, 상기 제2콘택트 홀의 하부에 상기 하부 전극과는 전기적으로 독립된 더미 전극을 배치하고, 그 더미 전극 상에 상기 제2콘택트 홀을 형성한 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제8항에 있어서, 상기 상부 전극이 상기 제2콘택트 홀을 통해 상기 더미 전극에 콘택트되는 것을 특징으로 하는 반도체 집적 회로 장치.
KR1019940017603A 1993-07-22 1994-07-21 반도체집적회로장치 KR100295816B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-181564 1993-07-22
JP5181564A JP3025733B2 (ja) 1993-07-22 1993-07-22 半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR950004519A KR950004519A (ko) 1995-02-18
KR100295816B1 true KR100295816B1 (ko) 2001-10-22

Family

ID=16103006

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940017603A KR100295816B1 (ko) 1993-07-22 1994-07-21 반도체집적회로장치

Country Status (5)

Country Link
US (1) US5565699A (ko)
EP (1) EP0635891B1 (ko)
JP (1) JP3025733B2 (ko)
KR (1) KR100295816B1 (ko)
DE (1) DE69416355T2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7387253B1 (en) 1996-09-03 2008-06-17 Hand Held Products, Inc. Optical reader system comprising local host processor and optical reader
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
SE520173C2 (sv) * 1997-04-29 2003-06-03 Ericsson Telefon Ab L M Förfarande för tillverkning av en kondensator i en integrerad krets
JP3061020B2 (ja) * 1997-11-12 2000-07-10 日本電気株式会社 誘電体分離型半導体装置
US6420747B2 (en) 1999-02-10 2002-07-16 International Business Machines Corporation MOSCAP design for improved reliability
JP2001284526A (ja) * 2000-03-28 2001-10-12 Nec Yamagata Ltd 半導体集積回路用ｍｉｍ容量装置
JP3450262B2 (ja) * 2000-03-29 2003-09-22 Ｎｅｃエレクトロニクス株式会社 回路製造方法、回路装置
US6650010B2 (en) 2002-02-15 2003-11-18 International Business Machines Corporation Unique feature design enabling structural integrity for advanced low K semiconductor chips
JP2004179419A (ja) * 2002-11-27 2004-06-24 Toshiba Corp 半導体装置及びその製造方法
GB2443677B (en) * 2006-11-07 2011-06-08 Filtronic Compound Semiconductors Ltd A capacitor
JP5286318B2 (ja) * 2010-03-29 2013-09-11 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6174352A (ja) * 1984-09-19 1986-04-16 Sanyo Electric Co Ltd 多層配線を有する半導体装置の製造方法
US4638400A (en) * 1985-10-24 1987-01-20 General Electric Company Refractory metal capacitor structures, particularly for analog integrated circuit devices
JPS62137851A (ja) * 1985-12-12 1987-06-20 Fujitsu Ltd 半導体集積回路装置
JP2773190B2 (ja) * 1989-02-28 1998-07-09 日本電気株式会社 半導体装置の製造方法
EP0412514A1 (en) * 1989-08-08 1991-02-13 Nec Corporation Capacitance device
US5057447A (en) * 1990-07-09 1991-10-15 Texas Instruments Incorporated Silicide/metal floating gate process

Also Published As

Publication number Publication date
EP0635891A1 (en) 1995-01-25
JPH0738055A (ja) 1995-02-07
KR950004519A (ko) 1995-02-18
EP0635891B1 (en) 1999-02-03
DE69416355T2 (de) 1999-09-23
US5565699A (en) 1996-10-15
DE69416355D1 (de) 1999-03-18
JP3025733B2 (ja) 2000-03-27

Similar Documents

Publication Publication Date Title
US5482894A (en) Method of fabricating a self-aligned contact using organic dielectric materials
KR100398015B1 (ko) 반도체 장치 및 그 제조 방법
KR100295816B1 (ko) 반도체집적회로장치
KR100564626B1 (ko) 대용량 mim 캐패시터 및 그 제조방법
KR100897824B1 (ko) 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
US5913126A (en) Methods of forming capacitors including expanded contact holes
KR100679257B1 (ko) 매립형 커패시터의 제조방법
US5747375A (en) Method of manufacturing a semiconductor integrated circuit device
JP2623019B2 (ja) 半導体装置
US5976984A (en) Process of making unlanded vias
KR100218274B1 (ko) 딘 필름 커패시터 및 그 제조방법
KR19980040650A (ko) 반도체메모리 장치의 커패시터 제조방법
KR100485167B1 (ko) 반도체 소자 및 그 제조 방법
JPH11186274A (ja) デュアル・ダマスク技術
JP3048796B2 (ja) 半導体集積回路の製造方法
KR100230353B1 (ko) 반도체 장치에서의 콘택트 형성방법
US6239027B1 (en) Method using a photoresist residue
KR100216730B1 (ko) 반도체 금속막 식각공정
KR0154190B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR0147636B1 (ko) 얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법
KR19990061344A (ko) 메탈-절연막-메탈 커페시터의 제조방법
KR100929459B1 (ko) 반도체 소자의 캐패시터 및 그 제조방법
JP2812286B2 (ja) 半導体装置及びその製造方法
KR20060007173A (ko) 반도체 소자의 커패시터와 박막 저항 형성 방법
KR960011250B1 (ko) 반도체 접속장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120427

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130429

Year of fee payment: 13

EXPY Expiration of term