KR100289328B1 - Manufacturing Method of Compound Semiconductor Device Using Two-Step Gate Recess Process - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 50
- 150000001875 compounds Chemical class 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 8
- 230000009977 dual effect Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000000903 blocking effect Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229920001577 copolymer Polymers 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
이단계 게이트 리세스(recess) 공정을 이용하여 이단 T-형상의 게이트 구조를 갖는 화합물반도체 소자를 제조하는 방법이 개시된다. 본 발명에 의한 이단계 게이트 리세스 방법을 이용하여 제작된 T-형 게이트에 의하면, 쇼트키 층과 접촉하는 게이트 전극의 게이트 길이가 실제로 게이트 패턴의 길이와 동일하기 때문에 소자의 차단 주파수의 저하없이 고주파 특성을 향상시킬 수 있다. 또한, 본 발명은 2 단의 T-형상의 게이트 전극패턴 하부에 절연막 스페이서를 구비함으로써, 게이트 전극과 소오스/드레인 전극 간의 절연 특성을 향상시킬 수 있다. 그 결과, 신뢰성이 높은 초고속 저잡음의 화합물 반도체 소자를 제작할 수 있다.A method of fabricating a compound semiconductor device having a two-stage T-shaped gate structure using a two-step gate recess process is disclosed. According to the T-type gate fabricated using the two-step gate recess method according to the present invention, since the gate length of the gate electrode in contact with the Schottky layer is actually the same as the length of the gate pattern, there is no decrease in the blocking frequency of the device. High frequency characteristics can be improved. In addition, the present invention can improve the insulating properties between the gate electrode and the source / drain electrodes by providing an insulating film spacer under the two-stage T-shaped gate electrode pattern. As a result, a highly reliable, high speed, low noise compound semiconductor device can be manufactured.
Description
본 발명은 HEMT(High Electron Mobility Transistor), HBT (Heterojunction Bipolar Transistor)와 같은 화합물 반도체 소자에 관한 것으로서, 보다 상세하게는 이단계 게이트 리세스(recess) 공정을 이용하여 이단 T-형상의 게이트 구조를 갖는 화합물반도체 소자를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compound semiconductor device such as a HEMT (Heterojunction Bipolar Transistor), and more particularly, to a two-step T-shaped gate structure using a two-step gate recess process. A method for producing a compound semiconductor device having.
종래의 게이트 리세스 방법을 이용하여 제작한 T-형 게이트는 쇼트키층(schottky layer)과 접촉하는 게이트 전극의 게이트 길이가 실제로 게이트 패턴의 길이 보다 더 커진 상태가 되기 때문에 게이트 전극의 유효 게이트 길이(effective gate length)가 그 만큼 증가하게 된다.In the T-type gate fabricated using the conventional gate recess method, since the gate length of the gate electrode in contact with the schottky layer is actually larger than the length of the gate pattern, the effective gate length of the gate electrode ( The effective gate length increases by that amount.
그 결과, 이를 이용한 화합물 반도체 소자의 차단 주파수(cutoff frequency)가 감소함으로써, 소자의 고주파 특성이 저하되는 결과를 초래한다.As a result, the cutoff frequency of the compound semiconductor device using the same decreases, resulting in a decrease in the high frequency characteristics of the device.
도 1(a) 내지 도 1(d)는 종래기술에 의한 화합물반도체 소자의 제조 방법을 순차적으로 도시한 공정 단면도로서, GaAs HEMT 또는 MESFET 등과 같은 전계효과형 소자에 적용될 수 있다.1 (a) to 1 (d) are cross-sectional views sequentially illustrating a method of manufacturing a compound semiconductor device according to the prior art, and may be applied to a field effect device such as GaAs HEMT or MESFET.
먼저, 도 1(a)를 참조하면, 다수의 에피택셜 층(epitaxial layers)들을 갖는 에피택셜 기판이 준비된다. 구체적으로, 반절연성 GaAs 기판(1) 상에 GaAs 버퍼층(2), AlGaAs/GaAs의 초격자층(3), 채널층(4), 스페이서 층(5), 쇼트키 층(6), 및 N형의 GaAs 오믹층(7)이 순차적으로 성장된다.First, referring to FIG. 1A, an epitaxial substrate having a plurality of epitaxial layers is prepared. Specifically, on the semi-insulating GaAs substrate 1, a GaAs buffer layer 2, a superlattice layer 3 of AlGaAs / GaAs, a channel layer 4, a spacer layer 5, a Schottky layer 6, and N Type GaAs ohmic layer 7 is sequentially grown.
도 1(b)를 참조하면, PMMA와 co-polymer와 같은 포토레지스트를 도포한 후, 전자 선으로 노광하여 T-형상의 레지스트 패턴(PR)을 형성한다. 이어, 상기 레지스트 패턴(PR)을 마스크로 이용한 습식 식각 방법으로 상기 GaAs 오믹층(7)의 일부를 패터닝한다.Referring to Figure 1 (b), after applying a photoresist, such as PMMA and co-polymer, it is exposed with an electron beam to form a T-shaped resist pattern (PR). Subsequently, a portion of the GaAs ohmic layer 7 is patterned by a wet etching method using the resist pattern PR as a mask.
이어, 도 1(c)에 도시한 바와 같이, Ti/Pt/Au 로 구성된 게이트 금속을 증착한 후, 상기 레지스트 패턴(PR)을 리프트-오프 방법으로 제거하면, 상기 레지스트 패턴과 함께 이 위에 증착된 게이트 금속(8a)도 함께 제거된다.Subsequently, as shown in FIG. 1C, after depositing a gate metal composed of Ti / Pt / Au, and removing the resist pattern PR by a lift-off method, the resist pattern PR is deposited thereon together with the resist pattern. The gate metal 8a is also removed.
그 결과, 도 1(d)에 도시한 바와 같이, T-형상의 게이트 전극(8b)이 형성된다. 연속적으로, 상기 결과물 상에 상기 T-형상의 게이트 전극(8b)을 마스크로 이용하여 열 저항 가열 진공증착 장치로 오믹 금속, 예들 들면, 약 1000∼2000Å 두께의 AuGe과, 약 400∼1000Å 정도의 두께를 갖는 Ni 금속과, Au 금속을 차례로 증착하여 자기 정렬된 소오스 및 드레인 전극(9)을 형성한다.As a result, as shown in Fig. 1 (d), a T-shaped gate electrode 8b is formed. Subsequently, using the T-shaped gate electrode 8b as a mask on the resultant, an ohmic metal such as AuGe having a thickness of about 1000 to 2000 mW and about 400 to 1000 mW using a heat resistance heating vacuum deposition apparatus. Ni metal having a thickness and then Au metal are sequentially deposited to form a self-aligned source and drain electrode 9.
최종적으로, 급속 열처리(RTA) 장치를 사용하여 상기 결과물을 약 430℃의 온도에서 20초 동안 열처리하면, 도 1(d)에 도시한 바와 같은 전계효과형 화합물 반도체 소자의 제작이 완료된다.Finally, when the resultant is heat-treated at a temperature of about 430 ° C. for 20 seconds using a rapid heat treatment (RTA) device, the fabrication of the field effect compound semiconductor device as shown in FIG. 1 (d) is completed.
그러나, 전술한 방법으로 제작된 소자는, 상기 쇼트키 층(6)과 접촉하는 T-형 게이트 전극(8b)의 게이트 길이가 실제의 게이트 패턴의 길이보다 더 커진 상태가 되기 때문에 게이트 전극의 유효 게이트 길이는 그 만큼 더 커지게 된다. 그 결과, 화합물 반도체 소자의 차단 주파수가 감소함으로써, 소자의 고주파 특성이 저하되는 결과를 초래한다.However, the device fabricated by the above-described method is effective for the gate electrode because the gate length of the T-type gate electrode 8b in contact with the Schottky layer 6 becomes larger than the length of the actual gate pattern. The gate length becomes that much larger. As a result, the cutoff frequency of the compound semiconductor device is reduced, resulting in a decrease in the high frequency characteristics of the device.
또한, 전술한 T-형 게이트 전극(8b)을 이용하여 소오스 및 드레인 전극(9)을 자기-정렬 방법으로 형성하는 경우, 상기 게이트 금속과 소오스/드레인 금속과의 사이가 연결될 수 있기 때문에 소자의 신뢰성이 저하되는 문제가 있다.In addition, when the source and drain electrodes 9 are formed by the self-aligning method using the aforementioned T-type gate electrode 8b, the gate metal and the source / drain metal may be connected to each other. There is a problem that the reliability is lowered.
따라서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 이단계 게이트 리세스 공정을 이용하여 유효 게이트 길이를 실제의 게이트 패턴의 길이와 동일하게 제작함으로써, 소자의 고주파 특성을 향상시킬 수 있는 화합물반도체 소자의 제조방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and its object is to produce a high-frequency characteristic of the device by making the effective gate length equal to the actual gate pattern length by using a two-step gate recess process. It is to provide a method for manufacturing a compound semiconductor device that can improve the.
본 발명의 다른 목적은 절연막 스페이서를 이용하여 전극간의 절연 특성을 향상시켜 높은 신뢰성을 유지할 수 있는 화합물 반도체 소자의 제조방법을 제공하는데 있다.It is another object of the present invention to provide a method for manufacturing a compound semiconductor device capable of maintaining high reliability by improving the insulating properties between electrodes using an insulating film spacer.
도 1(a)∼1(d)는 종래기술에 의한 화합물반도체 소자의 제조 방법을 순차적으로 도시한 공정 단면도,1 (a) to 1 (d) are cross-sectional views sequentially illustrating a method of manufacturing a compound semiconductor device according to the prior art;
도 2(a)∼2(f)는 본 발명에 의한 이단계 게이트 리세스 공정을 이용한 화합물반도체 소자의 제조방법을 순차적으로 도시한 공정 단면도이다.2 (a) to 2 (f) are cross-sectional views sequentially illustrating a method of manufacturing a compound semiconductor device using a two-step gate recess process according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
12 ; 반절연 GaAs 기판 13 ; GaAs 버퍼층12; Semi-insulating GaAs substrate 13; GaAs buffer layer
14 ; InGaAs 채널층 15 ; 스페이서층14; InGaAs channel layer 15; Spacer layer
16 ; Si-델타층 17 ; AlGaAs 쇼트키층16; Si-delta layer 17; AlGaAs Schottky Layer
18, 19 ; 이중의 식각정지층(etch-stop layer)18, 19; Dual etch-stop layer
20 ; N형 GaAs 오믹층 20b ; 이단 T-형상 게이트 전극20; N-type GaAs ohmic layer 20b; Two-stage T-shaped gate electrode
22b ; 질화막 스페이서 24 ; 소오스/드레인 전극22b; Nitride film spacers 24; Source / drain electrodes
상기 목적을 달성하기 위한 본 발명은, 복수의 에피택셜층들을 구비한 화합물 반도체 에피택셜 기판 상에 선택적인 게이트 리세스(recess)용 이중의 식각정지(etch-stop)층과 오믹콘택층을 순차적으로 성장하는 단계; 상기 결과물 상에 T-형상을 갖는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 이용함과 아울러 2 단계 게이트 리세스 공정을 이용하여 상기 오믹 콘택층과 이중의 식각정치층을 식각하여 T-형상의 게이트 리세스 패턴을 형성하는 단계; 상기 결과물 상에 게이트 금속을 증착한 후, 상기 포토레지스트 패턴을 리프트-오프(lift-off) 하여 유효 게이트 길이가 감소한 이단 T-형상의 게이트 전극을 형성하는 단계; 및In order to achieve the above object, the present invention sequentially fabricates a dual etch-stop layer and an ohmic contact layer for selective gate recess on a compound semiconductor epitaxial substrate having a plurality of epitaxial layers. Growing into; After forming a photoresist pattern having a T-shape on the resultant, the photoresist pattern is used as a mask, and the ohmic contact layer and the dual etching layer are etched by using a two-step gate recess process. Forming a shaped gate recess pattern; Depositing a gate metal on the resultant, and then lifting-off the photoresist pattern to form a two-stage T-shaped gate electrode having a reduced effective gate length; And
상기 이단 T-형상의 게이트 전극을 마스크로 이용하여 소오스 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.And forming a source and a drain electrode using the two-stage T-shaped gate electrode as a mask.
바람직하게, 상기 이중의 식각 정지층은, 하부의 InAl 층과, 상부의 AlxGa1-xAs (x=0.3) 층으로 이루어진 것을 특징으로 한다.Preferably, the double etch stop layer is characterized in that the lower Al layer and the upper Al x Ga 1-x As (x = 0.3) layer.
또한, 상기 이단계 게이트 리세스 공정은, 상기 오믹 콘택층의 언더-컷(under-cut)을 유도하여 T-형상의 게이트 리세스 패턴을 형성할 수 있도록, 상기 오믹 콘택층은 구연산(citric acid) : H2O2= 5 : 1의 희석액과, NH4OH 용액으로 pH 농도를 조절한 습식식각 용액을 사용하는 습식 식각공정으로, 상기 이중의 식각 정지층은 건식 식각공정을 이용하는 것이 바람직하다.In addition, the two-step gate recess process may induce an under-cut of the ohmic contact layer to form a T-shaped gate recess pattern so that the ohmic contact layer is formed of citric acid. ): A wet etching process using a dilute solution of H 2 O 2 = 5: 1 and a wet etching solution whose pH concentration is adjusted with NH 4 OH solution, wherein the double etch stop layer is preferably a dry etching process. .
바람직하게, 상기 이단 T-형상의 게이트 전극은, 고온 내열성 금속/Ti/Pt/Au 가 차례로 증착된 다층막으로 이루어지며, 상기 소오스 및 드레인 전극은, Pd/Ni/Ge/Ti/Au 로 이루어진 다층의 오믹 금속을 E-beam을 이용하여 증착하는 것을 특징으로 한다.Preferably, the two-stage T-shaped gate electrode is made of a multilayer film in which high temperature heat resistant metal / Ti / Pt / Au is sequentially deposited, and the source and drain electrodes are made of Pd / Ni / Ge / Ti / Au. The ohmic metal of the E-beam is characterized in that the deposition.
보다 바람직하게, 상기 이단 T-형상의 게이트 전극을 형성한 후, 상기 게이트 전극과 상기 소오스/드레인 전극과의 절연특성 향상을 위하여, 상단 T-형상 하부를 둘러싸는 절연막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.More preferably, after forming the two-stage T-shaped gate electrode, forming an insulating film spacer surrounding the upper T-shaped lower portion to improve the insulating property between the gate electrode and the source / drain electrode. It is characterized by including.
또한, 상기 화합물반도체 에피택셜 기판은, 반절연성 GaAs 기판과, GaAs 버퍼층, InGaAs 채널층, 스페이서층, Si-델타 도핑층, 및 AlGaAs 쇼트키층으로 구성되는 것이 바람직하다.The compound semiconductor epitaxial substrate is preferably composed of a semi-insulating GaAs substrate, a GaAs buffer layer, an InGaAs channel layer, a spacer layer, a Si-delta doped layer, and an AlGaAs Schottky layer.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2(a) 내지 도 2(f)는 본 발명에 의한 이단계 게이트 리세스 공정을 이용한 화합물반도체 소자의 제조방법을 순차적으로 도시한 공정 단면도이다.2 (a) to 2 (f) are cross-sectional views sequentially illustrating a method of manufacturing a compound semiconductor device using a two-step gate recess process according to the present invention.
먼저, 도 2(a)를 참조하면, 다수의 에피택셜 층(epitaxial layers)들을 갖는 에피택셜 기판이 준비된다. 구체적으로, 반절연성 GaAs 기판(12) 상에 GaAs 버퍼층(13), InGaAs 채널층(14), 스페이서 층(15), Si-델타 도핑층(16), 및 AlxGa1-xAs (x=0.23) 쇼트키 층(17)을 순차적으로 성장시킨다. 이어, 상기 에피택셜 기판 상에 선택적인 게이트 리세스(recess)를 위한 이중의 식각정지(etch-stop)층과 N형의 오믹 콘택층(20)을 순차적으로 성장시킨다.First, referring to FIG. 2A, an epitaxial substrate having a plurality of epitaxial layers is prepared. Specifically, on the semi-insulating GaAs substrate 12, the GaAs buffer layer 13, InGaAs channel layer 14, spacer layer 15, Si-delta doped layer 16, and Al x Ga 1-x As (x 0.23) The Schottky layer 17 is grown sequentially. Next, a double etch-stop layer and an N-type ohmic contact layer 20 for selective gate recesses are sequentially grown on the epitaxial substrate.
이때, 상기 이중의 식각 정지층은, 하부의 InAl 층(18)과, 상부의 AlxGa1-xAs (x=0.3) 층(19)으로 구성된다.In this case, the double etch stop layer includes a lower InAl layer 18 and an upper Al x Ga 1-x As (x = 0.3) layer 19.
도 2(b)는 상기 결과물 상에 T-형상을 갖는 포토레지스트 패턴(PR)을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물 전면에 PMMA/co-polymer로 이루어진 감광막을 도포한 다음, 전자 선 노광장치를 이용하여 광의의 T-형상(Ta)을 갖는 레지스트 패턴(PR)을 형성한다.FIG. 2 (b) shows a step of forming a photoresist pattern PR having a T-shape on the resultant. Specifically, a photoresist film made of PMMA / co-polymer is coated on the entire surface of the resultant, and then a resist pattern PR having a broad T-shape Ta is formed by using an electron beam exposure apparatus.
도 2(c)는 상기 레지스트 패턴(PR)을 마스크로 이용함과 아울러 2 단계 게이트 리세스 공정을 이용하여 협의의 T-형상(Tb)을 갖는 게이트 리세스 패턴을 형성하는 단계를 도시한 것이다.FIG. 2C illustrates a step of using the resist pattern PR as a mask and forming a gate recess pattern having a narrow T-shape Tb by using a two-step gate recess process.
구체적으로, 상기 광의의 T-형상(Ta)을 갖는 포토레지스트 패턴(PR)을 이용한 이단계 게이트 리세스 공정은, 상기 오믹 콘택층(20)의 언더-컷(under-cut)을 유도하여 협의의 T-형상(Tb)을 갖는 게이트 리세스 패턴을 형성할 수 있도록, 1차적으로 상기 오믹 콘택층(20)은 구연산(citric acid) : H2O2= 5 : 1의 희석액과, NH4OH 용액으로 pH 농도를 대략 7로 조절한 습식식각 용액을 사용한 습식 식각 공정(wet etching)을 수행하여 등방성으로 식각한다.Specifically, the two-step gate recess process using the photoresist pattern PR having the broad T-shape Ta may induce an under-cut of the ohmic contact layer 20 to be negotiated. In order to form a gate recess pattern having a T-shape of Tb, the ohmic contact layer 20 may include a diluent of citric acid: H 2 O 2 = 5: 1 and NH 4. It is etched isotropically by performing a wet etching process using a wet etching solution in which the pH concentration is adjusted to approximately 7 with an OH solution.
이어, 상기 이중의 식각 정지층인 InAl 층(18)과, AlxGa1-xAs (x=0.3) 층(19)들을 2차적인 건식 식각공정(dry etching)을 이용하여 차례로 이방성 식각한다. 그 결과, 도 2(c)에 도시한 바와 같은 협의의 T-형상을 갖는 게이트 리세스 패턴(Tb)을 형성한다.Subsequently, the dual etch stop layer InAl layer 18 and Al x Ga 1-x As (x = 0.3) layers 19 are sequentially anisotropically etched using a secondary dry etching process. . As a result, a gate recess pattern Tb having a narrow T-shape as shown in Fig. 2C is formed.
도 2(d)는 상기 공정을 통하여 형성된 2단(two-step)의 T-형상을 갖는 게이트 리세스 패턴내에 게이트 전극(20b)을 형성하는 단계를 나타낸다.2 (d) shows the step of forming the gate electrode 20b in the two-step T-shaped gate recess pattern formed through the above process.
구체적으로, 상기 상기 결과물 상에 게이트 금속을 상기 게이트 리세스 패턴이 충분히 도포될 수 있을 정도의 두께로 증착한 후, 상기 포토레지스트 패턴(PR)을 리프트-오프(lift-off) 시킨다. 이때, 상기 포토레지스트 패턴(PR) 상에 증착된 게이트 금속(20a)은 레지스트 패턴(PR)과 함께 제거되어, 도 2(d)에 도시한 바와 같은, 유효 게이트 길이가 감소한 이단 T-형상의 게이트 전극(20b)이 형성된다.Specifically, the gate metal is deposited on the resultant material to a thickness sufficient to apply the gate recess pattern, and then the photoresist pattern PR is lifted off. At this time, the gate metal 20a deposited on the photoresist pattern PR is removed together with the resist pattern PR, thereby reducing the effective gate length as shown in FIG. 2 (d). The gate electrode 20b is formed.
이때, 상기의 이단 T-형상의 게이트 전극(20b)은, 몰리브덴 또는 텅스텐 실리사이드와 같은 고온 내열성 금속과, Ti/Pt/Au 들이 차례로 증착된 다층막으로 이루어진다.At this time, the two-stage T-shaped gate electrode 20b includes a high temperature heat resistant metal such as molybdenum or tungsten silicide and a multilayer film in which Ti / Pt / Au are sequentially deposited.
도 2(e)를 참조하면, 상기 공정을 통하여 이단 T-형상의 게이트 전극(20b)을 형성한 후, 상기 게이트 전극(20b)과 후술될 소오스/드레인 전극과의 절연특성 향상을 위하여, 상단 T-형상 하부를 둘러싸는 절연막 스페이서를 형성하는 단계를 도시한 것이다.Referring to FIG. 2E, after forming a two-stage T-shaped gate electrode 20b through the above process, an upper end of the gate electrode 20b may be improved in order to improve insulation characteristics between the gate electrode 20b and a source / drain electrode to be described later. The step of forming the insulating film spacer surrounding the T-shaped lower portion is shown.
먼저, 상기 결과물 전면에 걸쳐 약 500 내지 5000Å 정도의 두께를 갖는 질화막(22a)을 증착한다. 이어, 상기 상단의 T-형 게이트 전극(20b)을 마스크로 이용하여 상기 질화막(22a)을 건식 식각하면, 도 2(f)에 도시한 바와 같이, 상단의 T-형상 하부를 둘러싸는 질화막 스페이서(22b)를 형성한다.First, a nitride film 22a having a thickness of about 500 to 5000 kPa is deposited over the entire surface of the resultant product. Next, when the nitride film 22a is dry etched using the upper T-type gate electrode 20b as a mask, as shown in FIG. 2 (f), the nitride film spacer surrounding the upper T-shaped lower portion It forms 22b.
연이어, 상기 T-형상의 게이트 전극(20b)과 질화막 스페이서(22b)를 마스크로 이용하여 E-beam 진공 증착장비로 오믹 금속을 증착하면, 도 2(f)에 도시한 바와 같이, 자기-정렬된 소오스 및 드레인 전극(24)이 형성된다.Subsequently, when the ohmic metal is deposited by the E-beam vacuum deposition apparatus using the T-shaped gate electrode 20b and the nitride film spacer 22b as a mask, as shown in FIG. 2 (f), self-alignment is performed. Source and drain electrodes 24 are formed.
이때, 상기 소오스 및 드레인 전극(24)을 구성하는 오믹 금속으로는, 약 50Å 두께의 Pd과, 약 150Å 두께의 Ni과, 약 500Å 두께의 Ge과, 약 100Å 두께의 Ti과, 약 100Å 두께의 Au 로 이루어진 다층막을 사용한다.At this time, the ohmic metal constituting the source and drain electrodes 24 may include Pd having a thickness of about 50 GPa, Ni having a thickness of about 150 GPa, Ge having a thickness of about 500 GPa, Ti having a thickness of about 100 GPa, and a thickness of about 100 GPa A multilayer film made of Au is used.
최종적으로, 급속 열처리 공정(RTA; rapid thermal annealing)을 사용하여 약 410℃의 온도에서 약 20초 동안 열처리 공정을 수행하면, 본 발명의 HEMT 또는 MESFET과 같은 전계효과형 화합물 반도체 소자의 제작이 완료된다.Finally, when the heat treatment process is performed at a temperature of about 410 ° C. for about 20 seconds using a rapid thermal annealing (RTA), the fabrication of the field effect compound semiconductor device such as the HEMT or MESFET of the present invention is completed. do.
본 발명은 이종접합 바이폴라 트랜지스터(HBT; heterojunction bipolar transistor)에도 적용될 수 있음은 물론이다.The present invention can also be applied to heterojunction bipolar transistors (HBTs).
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains, and the above-described embodiments and accompanying It is not limited to the drawing.
이상 설명한 바와 같이, 본 발명에 의한 이단계 게이트 리세스 방법을 이용하여 제작된 T-형 게이트에 의하면, 쇼트키 층과 접촉하는 게이트 전극의 게이트 길이가 실제로 게이트 패턴의 길이와 동일하기 때문에 소자의 차단 주파수의 저하없이 고주파 특성을 향상시킬 수 있다.As described above, according to the T-type gate fabricated using the two-step gate recess method according to the present invention, since the gate length of the gate electrode in contact with the Schottky layer is actually equal to the length of the gate pattern, It is possible to improve high frequency characteristics without lowering the cutoff frequency.
또한, 본 발명은 2 단의 T-형상의 게이트 전극패턴 하부에 절연막 스페이서를 구비함으로써, 게이트 전극과 소오스/드레인 전극 간의 절연 특성을 향상시킬 수 있다. 그 결과, 신뢰성이 높은 초고속 저잡음의 화합물 반도체 소자를 제작할 수 있다.In addition, the present invention can improve the insulating properties between the gate electrode and the source / drain electrodes by providing an insulating film spacer under the two-stage T-shaped gate electrode pattern. As a result, a highly reliable, high speed, low noise compound semiconductor device can be manufactured.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980053108A KR100289328B1 (en) | 1998-12-04 | 1998-12-04 | Manufacturing Method of Compound Semiconductor Device Using Two-Step Gate Recess Process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980053108A KR100289328B1 (en) | 1998-12-04 | 1998-12-04 | Manufacturing Method of Compound Semiconductor Device Using Two-Step Gate Recess Process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000038204A KR20000038204A (en) | 2000-07-05 |
| KR100289328B1 true KR100289328B1 (en) | 2001-12-28 |
Family
ID=19561404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980053108A KR100289328B1 (en) | 1998-12-04 | 1998-12-04 | Manufacturing Method of Compound Semiconductor Device Using Two-Step Gate Recess Process |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100289328B1 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464378B1 (en) * | 2002-01-08 | 2005-01-03 | 삼성전자주식회사 | Photodiode for ultra high speed optical communication and fabrication method thereof |
| KR100400718B1 (en) * | 2002-02-01 | 2003-10-08 | 한국전자통신연구원 | Method for forming T-gate |
| KR100596810B1 (en) * | 2005-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR100681842B1 (en) * | 2005-12-06 | 2007-02-12 | 재단법인서울대학교산학협력재단 | T-type gate electrode and method for fabricating the same |
| KR100864181B1 (en) * | 2007-02-14 | 2008-10-17 | 재단법인서울대학교산학협력재단 | T-type gate electrode for HEMT and method for fabricating the same |
| KR102266960B1 (en) | 2016-03-02 | 2021-06-18 | 한국전자통신연구원 | Schottky diode and manufacturing method of the same |
| CN110416204B (en) * | 2018-04-26 | 2021-10-29 | 苏州远创达科技有限公司 | Semiconductor device with passivation layer |
| CN113690132B (en) * | 2021-07-30 | 2024-04-19 | 华南理工大学 | Double-layer passivation accurate etching-based preparation method of double-T-shaped gate |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132313A (en) * | 1992-10-16 | 1994-05-13 | Nec Corp | Formation of gate electrode of semiconductor device |
| JPH0927505A (en) * | 1995-07-13 | 1997-01-28 | Nippondenso Co Ltd | Semiconductor device and manufacturing method therefor |
-
1998
- 1998-12-04 KR KR1019980053108A patent/KR100289328B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000038204A (en) | 2000-07-05 |
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