KR100644812B1 - High frequency electronic device and the method of manufacturing the same - Google Patents

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Abstract

An RF electronic device and its manufacturing method are provided to obtain a uniform and precise T shaped gate electrode and to prevent the short of the T shaped gate electrode by using a T shaped insulating gate pattern. An etch stop layer(307) and an ohmic layer(308) are formed on a substrate(301). An insulating layer is formed on the ohmic layer. An insulating gate pattern is formed on the resultant structure by patterning selectively the insulating layer. A spacer is formed on the insulating gate pattern. A gate recess is formed on the etch stop layer and the ohmic layer by etching partially the etch stop layer and the ohmic layer. A first metal film is formed on the resultant structure. A photoresist pattern is formed on the first metal film. A second metal film is then formed on the photoresist pattern. The first metal film is eliminated from the resultant structure by using the second metal film as a mask.

Description

고주파 전자 소자 및 그 제작방법{High Frequency Electronic Device and The Method of Manufacturing the same}High Frequency Electronic Device and The Method of Manufacturing the same

도 1a 내지 도 1d은 종래 기술에 따른 고주파 전자소자의 제작 공정을 도시한 측단면도이다. 1A to 1D are side cross-sectional views illustrating a manufacturing process of a high frequency electronic device according to the prior art.

도 2는 본 발명에 따른 고주파 전자소자의 제작 공정 순서를 도시한 흐름도이다. 2 is a flowchart illustrating a manufacturing process procedure of the high frequency electronic device according to the present invention.

도 3a 내지 도 3g는 도 2의 고주파 전자소자의 제작 공정을 도시한 측단면도이다. 3A to 3G are side cross-sectional views illustrating a manufacturing process of the high frequency electronic device of FIG. 2.

* 도면의 주요 부분에 대한 구체적인 설명 *Detailed description of the main parts of the drawing

300: 고주파 전자 소자 301: 기판300: high frequency electronic device 301: substrate

302: 버퍼층 303: 채널층302: buffer layer 303: channel layer

304: 스페이서층 305: 도핑층304: spacer layer 305: doping layer

306: 쇼트키층 307: 식각정지층306: Schottky layer 307: Etch stop layer

308: 오믹층 309: 질화막308: ohmic layer 309: nitride film

310: 제1 스페이서 311: 제1 금속층310: first spacer 311: first metal layer

313: 제2 금속층 314: 제2 스페이서313: second metal layer 314: second spacer

315: 오믹 금속층 316: 제1 평탄화막315: ohmic metal layer 316: first planarization film

318: 배선 금속 319: 제2 평탄화막318: wiring metal 319: second planarization film

317, 320: 비아금속 321: 범프317, 320: via metal 321: bump

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 보다 구체적으로, 티형 게이트 전극을 갖는 고주파 반도체 소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a high frequency semiconductor device having a tee-type gate electrode and a method of manufacturing the same.

고주파 소자(예를 들면, 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistors), 금속-반도체 전계효과 트랜지스터(MESFET: metal-semiconductor field effect transistor) 등)의 고주파 특성은 일반적으로 게이트 길이(gate length)와 게이트 저항에 영향을 받는다. 이에 따라, W밴드(75 ~ 110 ㎓)이상의 고주파수를 사용하는 MMIC(monolithic microwave integrated circuit) 제작에 사용하기 위해서는 게이트 길이가 짧고 게이트 저항이 작으며 단면적이 넓은 티자(T) 형태의 게이트 전극을 사용한다. High frequency characteristics of high frequency devices (e.g., High Electron Mobility Transistors (HEMT), metal-semiconductor field effect transistors (MESFETs, etc.) are generally gate lengths. ) And gate resistance. Accordingly, a T-shaped gate electrode with a short gate length, small gate resistance, and a large cross-sectional area is used for fabricating a monolithic microwave integrated circuit (MMIC) using a high frequency of W band (75 to 110 Hz) or more. do.

이하에서는 도면을 참조하여 종래 기술을 설명한다. 도 1a 내지 도 1e는 종래 기술에 따른 고주파 전자소자의 제작 공정을 도시한 측단면도이다. Hereinafter, the prior art will be described with reference to the drawings. 1A to 1E are side cross-sectional views illustrating a manufacturing process of a high frequency electronic device according to the prior art.

도 1a를 참조하면, 종래 고주파 전자 소자를 제조하기 위해서는 기판(101)을 준비한다. 기판(101)은 반절연 갈륨비소 기판이다. 기판(101) 상에는 버퍼층 (102), AlGaAs/GaAa 초격자버퍼층(103), 채널층(104), 스페이서층(105), 쇼트키층(106), N형 GaAs오믹층(107)이 형성된다.Referring to FIG. 1A, a substrate 101 is prepared to manufacture a conventional high frequency electronic device. The substrate 101 is a semi-insulating gallium arsenide substrate. A buffer layer 102, an AlGaAs / GaAa superlattice buffer layer 103, a channel layer 104, a spacer layer 105, a Schottky layer 106, and an N-type GaAs ohmic layer 107 are formed on the substrate 101.

도 1b를 참조하면, 기판(101) 상부, 즉, N형 GaAs오믹층(107) 상에는 감광층(108)이 형성된다. 감광층(108)은 PMMA(poly methyl methacrylate)와 co-polymer 등을 이용하여 형성된다. 감광층(108)을 도포한 다음, 전자선 리소그라피방법을 이용하여 노광 및 현상하여 T형 감광 패턴(108a)을 형성한다. T형 감광 패턴(108a)은 입구가 좁은 사다리꼴 형태이다. T형 감광 패턴(108a)을 형성한 다음에는 건식 식각 방법을 이용하여, N형 GaAs오믹층(107)의 일부를 식각하여 게이트 다리부분을 형성한다. Referring to FIG. 1B, a photosensitive layer 108 is formed on the substrate 101, that is, on the N-type GaAs ohmic layer 107. The photosensitive layer 108 is formed using polymethyl methacrylate (PMMA), a co-polymer, or the like. The photosensitive layer 108 is applied, and then exposed and developed using an electron beam lithography method to form the T-type photosensitive pattern 108a. The T-type photosensitive pattern 108a has a trapezoidal shape with a narrow entrance. After forming the T-type photosensitive pattern 108a, a portion of the N-type GaAs ohmic layer 107 is etched using a dry etching method to form a gate bridge portion.

도 1c를 참조하면, 감광층(108) 상에는 게이트 금속층(109)이 증착된다. 게이트 금속층(109)은 Ti/Pt/Au로 증착하며, 도 1d를 참조하면, 금속층(109)이 증착된 다음, T형 감광 패턴(108a)이 형성된 감광층(108)을 제거한다. 감광층(108)이 제거되면, 증착된 금속층(109)에 의해 형성된 T형 게이트 전극(110)이 제작된다.Referring to FIG. 1C, a gate metal layer 109 is deposited on the photosensitive layer 108. The gate metal layer 109 is deposited in Ti / Pt / Au. Referring to FIG. 1D, after the metal layer 109 is deposited, the photosensitive layer 108 having the T-type photosensitive pattern 108a is removed. When the photosensitive layer 108 is removed, the T-type gate electrode 110 formed by the deposited metal layer 109 is fabricated.

다음, 도 1e를 참조하면, T형 게이트 전극(110)을 마스크로 사용하여, N형 GaAs오믹층(107) 상에 열저항 가열 진공증착장치를 이용하여 소스/드레인 오믹 금속 전극(111)을 형성한다. 이때, 오믹 금속 전극(111)은 AuGe금속을 1000 ~ 2000Å, Ni 금속을 400 ~ 1000Å으로 비교적 두껍게 증착한 다음에 Au금속을 차례로 증착하며, 이에 따라, 소스/드레인 오믹금속전극(111)은 AuGe/Ni/Au로 정렬된다. 소스/드레인 오믹 금속전극(111)이 형성된 다음, 급속열처리 장치를 사용하여 약 430℃의 온도에서 20초 동안 열처리하면 HEMT와 MESFET 등과 같은 고주파 전자 소자를 완성할 수 있다. Next, referring to FIG. 1E, the source / drain ohmic metal electrode 111 is formed on the N-type GaAs ohmic layer 107 by using a heat resistance heating vacuum deposition apparatus using the T-type gate electrode 110 as a mask. Form. At this time, the ohmic metal electrode 111 is deposited AuGe metal to 1000 ~ 2000Å, Ni metal 400 ~ 1000Å relatively thick, and then Au metal is deposited sequentially, accordingly, the source / drain ohmic metal electrode 111 is AuGe Sorted by / Ni / Au. After the source / drain ohmic metal electrode 111 is formed, heat treatment is performed at a temperature of about 430 ° C. for 20 seconds using a rapid heat treatment device to complete high frequency electronic devices such as HEMT and MESFET.

그러나 전술한 공정들을 이용하여 제작된 고주파 화합물 반도체 소자에서는 PMMA와 co-polymer와 같은 감광층을 이용하여 게이트 전극의 패턴을 형성하기 때문에, 미세한 게이트 길이를 갖는 T형 게이트 전극을 형성할 때, 게이트 전극 패턴의 좁은 개구부 부근에서 게이트 금속이 균일하게 증착되지 않는다는 문제점이 있다. However, in the high frequency compound semiconductor device fabricated using the above-described processes, since the pattern of the gate electrode is formed by using a photosensitive layer such as PMMA and co-polymer, when forming a T-type gate electrode having a fine gate length, the gate There is a problem that the gate metal is not uniformly deposited in the vicinity of the narrow opening of the electrode pattern.

또한, 게이트 전극의 저항을 낮추기 위해 게이트 금속을 상대적으로 두껍게 증착하는 경우에는, 진공 증착 장치의 온도가 높아지기 때문에 감광층 패턴이 변형될 수 있다. 이에, T형 게이트 전극을 안정하게 형성하는 것이 용이하지 않을 뿐만 아니라, 나아가서는 고주파 전자 소자를 제작하는 것이 용이하지 않다. In addition, when the gate metal is deposited relatively thick to lower the resistance of the gate electrode, the photosensitive layer pattern may be deformed because the temperature of the vacuum deposition apparatus is increased. Therefore, it is not easy to stably form the T-type gate electrode, and furthermore, it is not easy to manufacture a high frequency electronic device.

덧붙여, 기존의 T형 게이트 전극을 사용하여 화합물 반도체 소자의 소스/드레인 오믹전극을 정렬하여 고주파 전자 소자를 제작하는 경우에는 게이트 전극과 소스/드레인 전극 간의 거리가 상대적으로 짧게 형성되어 전자 소자의 문턱 전압이 낮아질 수 있다.In addition, when fabricating a high frequency electronic device by aligning source / drain ohmic electrodes of a compound semiconductor device using a conventional T-type gate electrode, the distance between the gate electrode and the source / drain electrodes is relatively short, and thus the threshold of the electronic device is used. The voltage can be lowered.

본 발명은 전술한 문제점들을 해결하기 위해 고안된 발명으로, 본 발명의 목적은 안정성이 향상된 T형 게이트 전극을 형성하여, 성능이 개선된 고주파 전자 소자 및 고주파 전자 소자 제조방법을 제공하기 위한 것이다. The present invention has been devised to solve the above problems, and an object of the present invention is to provide a T-type gate electrode having improved stability, and to provide a high frequency electronic device and a method for manufacturing the high frequency electronic device with improved performance.

전술한 목적을 달성하기 위한, 본 발명의 일 측면에 따르면, 본 고주파 전자소자 제조방법은 기판 상부에 식각정지층, 오믹층을 형성하는 단계; 상기 오믹층 상에 절연막을 형성하는 단계; 상기 절연막을 패터닝하여 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 상에 스페이서를 형성하는 단계; 상기 식각 정지층 및 상기 오믹층을 식각하여 상기 식각정지층과 상기 오믹층 상에 게이트 리세스를 형성하는 단계; 상기 절연막과 상기 형성된 리세스 상에 제1 금속층을 형성하는 단계; 상기 제1 금속층 상에 소정 패턴이 형성된 감광제층을 형성하는 단계; 상기 감광제층 상에 제2 금속층을 형성하는 단계; 및 상기 제2 금속층을 마스크로 이용하여 상기 제1 금속층을 제거하는 단계를 포함한다. According to an aspect of the present invention, to achieve the above object, the present invention provides a method for manufacturing a high frequency electronic device comprising: forming an etch stop layer and an ohmic layer on a substrate; Forming an insulating film on the ohmic layer; Patterning the insulating film to form a gate pattern; Forming a spacer on the gate pattern; Etching the etch stop layer and the ohmic layer to form a gate recess on the etch stop layer and the ohmic layer; Forming a first metal layer on the insulating layer and the formed recess; Forming a photoresist layer having a predetermined pattern formed on the first metal layer; Forming a second metal layer on the photoresist layer; And removing the first metal layer by using the second metal layer as a mask.

바람직하게, 상기 게이트 금속을 형성한 다음, 상기 제1 및 제2 금속층의 측벽에 측벽 스페이서를 형성하는 단계와, 상기 질화막과 상기 제2 금속층 상에 오믹 금속층을 형성하는 단계를 더 포함한다. 상기 오믹 금속층을 형성한 다음, 다층 배선 구조를 형성하는 단계를 더 포함한다. The method may further include forming sidewall spacers on sidewalls of the first and second metal layers after forming the gate metal, and forming an ohmic metal layer on the nitride film and the second metal layer. After forming the ohmic metal layer, the method may further include forming a multilayer wiring structure.

상기 다층 배선 구조를 형성하는 단계는 상기 오믹 금속층 상에 제1 평탄화막을 증착하여 제1 비아홀을 형성하는 단계와, 상기 제1 비아홀을 통해 상기 오믹 금속층과 전기적으로 연결되도록 상기 제1 평탄화막 상에 배선 전극을 형성하는 단계와, 상기 제1 평탄화막과 상기 배선 전극 상에 제2 평탄화막을 증착하여 제2 비아홀을 형성하는 단계와, 상기 제2 비아홀을 통해 상기 배선 전극과 전기적으로 연결되도록 상기 제2 평탄화막 상에 범프를 제작하는 단계를 포함한다. The forming of the multilayer interconnection structure may include forming a first via hole by depositing a first planarization layer on the ohmic metal layer, and forming a first via hole on the first planarization layer to be electrically connected to the ohmic metal layer through the first via hole. Forming a second via hole by forming a wiring electrode, depositing a second planarization film on the first planarization layer and the wiring electrode, and electrically connecting the wiring electrode to the wiring electrode through the second via hole. And manufacturing a bump on the planarization film.

상기 제1 및 제2 평탄화막은 폴리머 계열 절연막으로 형성된다. 상기 범프 는 Au를 이용한다. 상기 게이트 리세스를 형성하는 단계는 상기 절연막 상에 형성된 게이트 패턴을 이용하여, 습식 식각으로 상기 오믹층을 선택적으로 리세스하는 단계와, 상기 오믹층이 식각된 다음 건식 식각으로 상기 식각정지층을 리세스하는 단계를 포함한다. 상기 기판 상부에 상기 오믹층이 형성되기 전에, 상기 기판상에는 버퍼층, 채널층, 스페이서층, 도핑층, 쇼트키층, 식각정지층이 순차 적층되는 단계를 더 포함한다. 상기 도핑층은 Si- 델타 도핑층이다. 상기 식각정지층은 상기 리세스 단계에서 상기 오믹층만을 선택적으로 식각하기 위해 형성된다. The first and second planarization films are formed of a polymer-based insulating film. The bump uses Au. The forming of the gate recess may include selectively recessing the ohmic layer by wet etching using a gate pattern formed on the insulating layer, and etching the ohmic layer by dry etching after the ohmic layer is etched. Recessing. Before the ohmic layer is formed on the substrate, the method may further include sequentially stacking a buffer layer, a channel layer, a spacer layer, a doping layer, a schottky layer, and an etch stop layer on the substrate. The doped layer is a Si-delta doped layer. The etch stop layer is formed to selectively etch only the ohmic layer in the recess step.

한편, 본 발명의 다른 측면에 따르면, 본 고주파 전자 소자는 기판상에 형성되는 버퍼층, 상기 버퍼층 상에 형성되는 채널층, 상기 채널층 상에 형성되는 스페이서층, 상기 스페이서층 상부에 형성되는 쇼트키층, 상기 쇼트키층 상부에 형성되는 오믹층을 포함하는 고주파 전자 소자에 관한 것으로, 상기 스페이서층과 상기 쇼트키층 사이에 형성되는 도핑층과, 상기 쇼트키층과 상기 오믹층 사이에 형성되는 식각정지층과, 상기 식각정지층 상에 형성되는 개구부 패턴을 갖는 질화막과, 상기 질화막 상에 형성되는 다층 금속층으로 형성된 게이트 전극과, 상기 게이트 전극 상에 형성되는 오믹 금속층을 포함한다. On the other hand, according to another aspect of the present invention, the high frequency electronic device is a buffer layer formed on the substrate, the channel layer formed on the buffer layer, the spacer layer formed on the channel layer, the Schottky layer formed on the spacer layer And an ohmic layer formed on the schottky layer, the doping layer formed between the spacer layer and the schottky layer, and an etch stop layer formed between the schottky layer and the ohmic layer. And a nitride film having an opening pattern formed on the etch stop layer, a gate electrode formed of a multilayer metal layer formed on the nitride film, and an ohmic metal layer formed on the gate electrode.

바람직하게, 상기 오믹 금속층 상에 형성되는 제1 평탄화막과, 상기 제1 평탄화막 상에 형성되어 상기 오믹 금속층과 전기적으로 접촉하는 배선전극과, 상기 배선전극 상에 형성되는 제2 평탄화막과, 상기 제2 평탄화막 상에 형성되어 상기 배선전극과 전기적으로 접촉하는 범프를 더 포함한다. Preferably, a first planarization film formed on the ohmic metal layer, a wiring electrode formed on the first planarization film and in electrical contact with the ohmic metal layer, a second planarization film formed on the wiring electrode; And a bump formed on the second planarization layer to be in electrical contact with the wiring electrode.

이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.

도 2는 본 발명에 따른 고주파 전자소자의 제작 공정 순서를 도시한 흐름도이고, 도 3a 내지 도 3g는 도 2의 고주파 전자소자의 제작 공정을 도시한 측단면도이다. 도 3g를 참조하면, 본 발명의 일 실시 예에 따른 고주파 전자 소자(300)는, 기판(301), 기판(301) 상에 형성된 티(T)형 게이트 전극(313), 소스/드레인 오믹 금속전극(315), 배선 전극(318) 및 패키지용 범프(321)를 포함한다. 2 is a flowchart illustrating a manufacturing process procedure of the high frequency electronic device according to the present invention, and FIGS. 3A to 3G are side cross-sectional views illustrating a manufacturing process of the high frequency electronic device of FIG. 2. Referring to FIG. 3G, the high frequency electronic device 300 according to an embodiment of the present disclosure may include a substrate 301, a tee (T) type gate electrode 313 formed on the substrate 301, and a source / drain ohmic metal. An electrode 315, a wiring electrode 318, and a package bump 321 are included.

전술한 구성을 갖는 고주파 전자 소자(300)를 제조하기 위해서는, 우선, 기판(301)을 준비한다. 기판(301)은 고주파 전자 소자를 구성하는 반도체 에피택셜층 기판으로, 일반적으로 화합물 반도체 기판이다. 본 실시 예에서는 다양한 화합물 반도체 기판 중 갈륨 비소 화합물을 이용하여 형성된 반도체 기판을 이용한다. In order to manufacture the high frequency electronic element 300 having the above-described configuration, first, a substrate 301 is prepared. The substrate 301 is a semiconductor epitaxial layer substrate constituting a high frequency electronic device, and is generally a compound semiconductor substrate. In the present embodiment, a semiconductor substrate formed using a gallium arsenide compound among various compound semiconductor substrates is used.

도 2 및 도 3a를 참조하면, 기판(301) 상에는 버퍼층(302), 스페이서층(304), 식각정지층(307), 오믹층(308) 및 질화막(309) 등 다수의 층이 적층된다(S21). 보다 구체적으로, 본 실시 예에서 버퍼층(302)은 갈륨 비소(GaAs)로 이루어진 GaAs버퍼층이며, 버퍼층(302) 상에는 인듐갈륨비소(InGaAs) 채널층(303)이 더 형성되며, 인듐 갈륨비소 채널층(303) 상에는 스페이서층(304)이 형성된다. 스페이서층(304) 상에는 Si-델타 도핑층(305)이 형성되는데, Si-델타 도핑층(305)은 채널층(303)에 캐리어를 공급하는 역할을 수행한다.2 and 3A, a plurality of layers such as a buffer layer 302, a spacer layer 304, an etch stop layer 307, an ohmic layer 308, and a nitride film 309 are stacked on the substrate 301 ( S21). More specifically, in the present embodiment, the buffer layer 302 is a GaAs buffer layer made of gallium arsenide (GaAs), an indium gallium arsenide (InGaAs) channel layer 303 is further formed on the buffer layer 302, and an indium gallium arsenide channel layer The spacer layer 304 is formed on the 303. The Si-delta doped layer 305 is formed on the spacer layer 304, and the Si-delta doped layer 305 serves to supply a carrier to the channel layer 303.

Si-델타 도핑층(305) 상에는 AlGaAs 쇼트키층(306)이 형성된다. AlGaAs 쇼트키층(306) 상에는 도핑되지 않은 InxAlAs1 -x (x = 0.1 ~ 0.2) 식각정지층(307)이 형성되며, 식각정지층(307) 상에는 N형 GaAs오믹층(308)이 형성된다. 식각정지층(307)은 후공정 중 리세스 공정을 수행할 때, 오믹층(308) 만을 선택적으로 식각하기 위한 것으로, 즉, 리세스 공정시 오믹층의 에칭 멈춤을 수행한다.An AlGaAs Schottky layer 306 is formed on the Si-delta doped layer 305. An undoped In x AlAs 1- x (x = 0.1 to 0.2) etch stop layer 307 is formed on the AlGaAs Schottky layer 306, and an N-type GaAs ohmic layer 308 is formed on the etch stop layer 307. do. The etch stop layer 307 is for selectively etching only the ohmic layer 308 when the recess process is performed during the post process, that is, the etching stop of the ohmic layer is performed during the recess process.

그 다음, 기판(301)을 습식 식각하여 활성영역을 정의한 다음, 오믹층(308) 상에 질화막(309)을 증착한다. 질화막(309)은 플라즈마 강화 화학 기상 증착(PECVD)방법으로 300℃의 고온에서 증착되며, 질화막(309)은 티형 게이트 전극의 높이를 결정하는 층으로, 본 실시 예에서는 약 2000Å정도의 두께로 증착된다. 다음 단계에서는 전자선 리소그라피 방법으로 질화막(309) 상에 미세 게이트 패턴을 형성한 다음, 식각공정(건식 식각)을 진행하여, 질화막(309)에 게이트 전극의 다리 부분이 형성될 개구부(309a)를 형성한다(S22). 그 다음, 질화막(309) 상에 저온으로 산화막(미도시)을 증착한 후, 식각하여 질화막(309)의 개구부(309a)에 산화막으로 이루어진 제1 스페이서(310)를 만든다. 상기한 공정들을 통해 개구부(309a)가 넓은 T자형 미세 게이트 패턴을 형성할 수 있다. 미세 게이트 패턴의 폭은 원하는 게이트 전극 사이즈에 따라 조절할 수 있다. Then, the substrate 301 is wet etched to define an active region, and then a nitride film 309 is deposited on the ohmic layer 308. The nitride film 309 is deposited at a high temperature of 300 ° C. by a plasma enhanced chemical vapor deposition (PECVD) method, and the nitride film 309 is a layer for determining the height of the tee-type gate electrode. do. In the next step, a fine gate pattern is formed on the nitride film 309 by an electron beam lithography method, and then an etching process (dry etching) is performed to form an opening 309a in which the bridge portion of the gate electrode is formed in the nitride film 309. (S22). Next, an oxide film (not shown) is deposited on the nitride film 309 at low temperature, and then etched to form a first spacer 310 made of an oxide film in the opening 309a of the nitride film 309. Through the above processes, the T-shaped fine gate pattern having a wide opening 309a may be formed. The width of the fine gate pattern may be adjusted according to a desired gate electrode size.

도 3b 및 도 2를 참조하면, 게이트 패턴이 형성된 다음, GaAs오믹층(308)과 InxAlAs1-x (x = 0.1 ~ 0.2) 식각정지층(307)을 식각한다(S23). 이때, N형 GaAs오믹층(308)은 구연산 계열의 습식 식각 용액을 사용하여 선택적으로 게이트 형성 부분(308a)을 리세스하여 언더컷(under-cut)형태의 리세스 프로파일을 형성한다. 언더컷 형태의 리세스 프로파일을 형성한 다음, InxAlAs1 -x 식각정지층(307)을 식각하여 게이트 형성부분(307a)을 리세스한다. 게이트 리세스 공정이 완료한 다음, 질화막(309) 상에 제1 금속층(311)을 증착함으로써, 질화막(309)에 형성된 개구부(309a) 및 게이트 형성부분(308a, 307a)에 제1 금속층(311)이 형성된다(S24). 본 실시 예에서, 제1 금속층(311)은 스퍼터링 진공 증착법으로 텅스텐(W) 등과 같은 내열성 금속을 이용하여 증착한다. 3B and 2, after the gate pattern is formed, the GaAs ohmic layer 308 and the In x AlAs 1-x (x = 0.1 to 0.2) etch stop layer 307 are etched (S23). In this case, the N-type GaAs ohmic layer 308 selectively recesses the gate forming portion 308a using a citric acid-based wet etching solution to form an under-cut recess profile. After forming an undercut recess profile, the In x AlAs 1- x etch stop layer 307 is etched to recess the gate forming portion 307a. After the gate recess process is completed, the first metal layer 311 is deposited on the nitride film 309 to form the first metal layer 311 in the openings 309a and the gate forming portions 308a and 307a formed in the nitride film 309. ) Is formed (S24). In the present embodiment, the first metal layer 311 is deposited using a heat resistant metal such as tungsten (W) by sputtering vacuum deposition.

그 다음 단계에서는, 도 3c 및 도 2를 참조하면, 제1 금속층(311) 상에 감광제층(312)이 형성된다(S25). 감광제층(312)에는 T자형 게이트 전극의 머리 부분이 형성되도록 소정 넓은 개구를 갖는 패턴(312a)이 형성되어 있다. 패턴(312a)이 형성된 감광제층(312) 상에는 제2 금속층(313: 게이트 금속층)이 증착된다(S26). 본 실시 예에서 게이트 금속층(313)은 Ti/Pt/Au로 구성된 금속으로 증착된다. 3C and 2, the photosensitive layer 312 is formed on the first metal layer 311 (S25). The photosensitive layer 312 is formed with a pattern 312a having a predetermined wide opening so that a head portion of the T-shaped gate electrode is formed. A second metal layer 313 (a gate metal layer) is deposited on the photoresist layer 312 on which the pattern 312a is formed (S26). In this embodiment, the gate metal layer 313 is deposited with a metal composed of Ti / Pt / Au.

그 다음, 도 2 및 도 3d를 참조하면, T자형 게이트 전극의 머리 부분을 형성하기 위하여, 리프트-오프 공정을 이용하여 감광제층(312)을 모두 제거한다. 감광제층(312)을 제거한 다음, 제1 금속층(311) 상에 형성된 게이트 금속층(313)을 마스크로 이용하여 내열성 제1 금속층(311)을 건식 식각한다. 감광제층(312) 제거 및 내열성 제1 금속층(311) 식각 공정을 수행함으로써, 티자형 게이트 전극의 머리 부분이 형성된다(S27). 이러한 공정을 거친 제1 금속층(311) 및 게이트 금속층(313)은 티자 형태로 형성되며, 내열성 제1 금속층(311) 상에 게이트 금속층(313)이 형성되어 있으므로 내열성 게이트 금속 전극이라 할 수 있다. 2 and 3D, all of the photoresist layer 312 is removed using a lift-off process to form the head portion of the T-shaped gate electrode. After removing the photoresist layer 312, the heat resistant first metal layer 311 is dry-etched using the gate metal layer 313 formed on the first metal layer 311 as a mask. By removing the photoresist layer 312 and etching the heat resistant first metal layer 311, a head portion of the T-shaped gate electrode is formed (S27). The first metal layer 311 and the gate metal layer 313 which have undergone such a process are formed in a tee shape, and since the gate metal layer 313 is formed on the heat resistant first metal layer 311, it may be referred to as a heat resistant gate metal electrode.

도 3e를 참조하면, 전술한 단계들을 수행하여 형성된 티자 형태의 제1 및 제2 금속층(311,313)의 양측벽에 질화막으로 이루어진 제2 스페이서(314; 질화막 스 페이서)가 형성된다(S28). 질화막 스페이서(314)는 500Å 정도의 질화막을 증착한 다음, 건식 식각함으로써 형성된다. 도 2 및 도 3f를 참조하면, 질화막 스페이서(314)가 형성된 다음, 오믹층(308)과 게이트 금속층(313) 상에는 오믹 금속 전극(315)이 형성된다(S29). 오믹 금속 전극(315)은 질화막 스페이서(314)를 형성한 다음, 오믹 영역을 정의한 후에 형성한다. 이때, 오믹 금속 전극(315)은 전자선 진공증착 장치를 이용하여 Au/Ge/Ni/Ti/Au금속을 각각 증착하여 자기 정렬함으로써 형성되는 것으로, 소스/드레인 오믹 금속 전극(315)이다. 그 다음 단계에서는 급속 열처리 장치를 이용하여 전극을 열처리한다. 열처리 공정은 두 번 진행되며, 1차 열처리 공정에서는 300℃ 정도의 온도에서 열처리하고, 2차 열처리 공정에서는 400℃ 정도의 온도에서 열처리한다.Referring to FIG. 3E, second spacers 314 (nitride film spacers) formed of nitride films are formed on both sidewalls of the first and second metal layers 311 and 313 having the T-shape formed by performing the above-described steps (S28). The nitride film spacer 314 is formed by depositing 500 nm nitride film and then dry etching. 2 and 3F, after the nitride film spacer 314 is formed, an ohmic metal electrode 315 is formed on the ohmic layer 308 and the gate metal layer 313 (S29). The ohmic metal electrode 315 is formed after forming the nitride film spacer 314 and defining an ohmic region. In this case, the ohmic metal electrode 315 is formed by depositing and self-aligning Au / Ge / Ni / Ti / Au metal using an electron beam vacuum deposition apparatus, and is a source / drain ohmic metal electrode 315. In the next step, the electrode is heat treated using a rapid heat treatment apparatus. The heat treatment process is performed twice, and the heat treatment is performed at a temperature of about 300 ° C. in the first heat treatment process and at a temperature of about 400 ° C. in the second heat treatment process.

그 다음, 도 2 및 도 3g를 참조하면, 제작된 게이트 전극(313,315)을 보호하고 전자 소자 패키지용 다층배선 구조를 형성하기 위해, 오믹 금속 전극(315) 상에는 제1 평탄화막(316)이 형성된다(S30). 제1 평탄화막(316)은 BCB 등의 폴리머 계열의 절연막을 도포하여 평탄화시키며, 제1 평탄화막(316)에는 비아 홀(via hole; 316a)이 형성된다. 비아홀(316a)에는 비아 금속(317)이 형성되며, 제1 평탄화막(316) 상에는 비아 금속(317)과 전기적으로 연결되는 신호 전달용 배선 전극(318)이 형성된다(S31). 비아금속(317)과 배선 전극(318)은 동일한 금속으로 형성하거나 상이한 금속으로 형성할 수 있다. Next, referring to FIGS. 2 and 3G, a first planarization layer 316 is formed on the ohmic metal electrode 315 to protect the fabricated gate electrodes 313 and 315 and to form a multilayer wiring structure for an electronic device package. It becomes (S30). The first planarization layer 316 is planarized by applying a polymer-based insulating film such as BCB, and a via hole 316a is formed in the first planarization layer 316. A via metal 317 is formed in the via hole 316a, and a signal transmission wiring electrode 318 electrically connected to the via metal 317 is formed on the first planarization layer 316 (S31). The via metal 317 and the wiring electrode 318 may be formed of the same metal or different metals.

그 다음 단계에서는, 도 3h를 참조하면, 제1 평탄화막(316)과 배선 전극(318) 상에 제2 평탄화막(319)이 형성된다. 제2 평탄화막(319)은 BCB등의 폴리머 계열 절연막을 이용하여 형성되며, 제2 평탄화막(319)에는 복수의 비아홀(319a)이 형성된다. 비아홀(319a)에는 비아 금속(320)이 형성되며, 제2 평탄화막(319) 상에는 비아 금속(320)과 접촉하여 배선 전극(318)과 전기적으로 연결되는 패키지용 범프(321)가 형성된다. 본 실시 예에서는 범프(321)를 형성하는 재료로 Au를 이용한다. In the next step, referring to FIG. 3H, a second planarization film 319 is formed on the first planarization film 316 and the wiring electrode 318. The second planarization film 319 is formed using a polymer-based insulating film such as BCB, and a plurality of via holes 319a are formed in the second planarization film 319. The via metal 320 is formed in the via hole 319a, and the package bump 321 is formed on the second planarization layer 319 to be in contact with the via metal 320 and electrically connected to the wiring electrode 318. In the present embodiment, Au is used as a material for forming the bumps 321.

이상 전술한 공정을 이용하여 형성된 고주파 전자소자(300)는 종래의 감광제층(PMMA)과 co-polymer를 사용하여 제작된 T형 게이트 전극의 제작 방법과 달리 전자선 리소그라피 방법을 이용하여, 개구부가 넓은 T자형 절연막 게이트 패턴을 형성함으로써, 미세하고 균일한 T자형 미세 게이트 전극이 갖는다. 또한, 본 발명에서는 절연막 게이트 패턴을 사용한 게이트 리세스 공정(S27)을 두 개의 공정단계로 수행함으로써, 게이트 전극의 유효 길이 손실 없는 T자형 미세 게이트 전극이 형성된다. 또한, 단계(S30) 내지 단계 (S33)에 개시된 BCB등의 폴리머 계열 절연막을 사용한 전자소자 패키지용 다층 배선 공정을 수행함으로써, 전자 소자의 보호가 용이하고, 패키지용 범프가 용이하게 제작된다.The high-frequency electronic device 300 formed using the above-described process has a wide opening using an electron beam lithography method, unlike the manufacturing method of a T-type gate electrode manufactured using a conventional photoresist layer (PMMA) and a co-polymer. By forming the T-shaped insulating film gate pattern, the fine and uniform T-shaped fine gate electrode is provided. In addition, in the present invention, the gate recess step S27 using the insulating film gate pattern is performed in two process steps, thereby forming a T-shaped fine gate electrode without losing an effective length of the gate electrode. In addition, by performing a multilayer wiring process for an electronic device package using a polymer-based insulating film such as BCB disclosed in steps S30 to S33, the protection of the electronic device is easy and the bumps for the package are easily manufactured.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상적인 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments are possible within the scope of the technical idea of the present invention.

이상, 전술에 따르면, 전자 리소그래피 방법을 이용하여 개구부가 넓은 T자형 절연막 게이트 패턴을 형성함으로써, T자형 게이트 전극을 균일하고 정교하게 제작할 수 있으며, 이에 의해 T자형 게이트 전극이 단락되는 것을 방지할 수 있다. As described above, according to the foregoing, by forming the T-shaped insulating film gate pattern having a wide opening by using an electron lithography method, the T-shaped gate electrode can be manufactured uniformly and precisely, thereby preventing the T-shaped gate electrode from being shorted. have.

또한, 절연막 게이트 패턴을 사용하여, 이 단계의 게이트 리세스 공정을 수행함으로써, 고온에 의한 게이트 패턴의 변형을 방지할 수 있으며, 이에 따라, 안정성이 향상된 게이트 전극을 형성할 수 있다. 또한, 게이트 전극의 유효 길이 손실을 방지할 수 있으며, 이에 의해 반도체 소자의 재현성을 향상시킬 수 있다. In addition, by performing the gate recess process of this step using the insulating film gate pattern, it is possible to prevent deformation of the gate pattern due to high temperature, thereby forming a gate electrode with improved stability. In addition, the effective length loss of the gate electrode can be prevented, whereby the reproducibility of the semiconductor element can be improved.

게다가, 전자 소자 패키지용 다층 배선 공정에 폴리머 계열 절연막을 평탄화막으로 사용함으로써, 패키지용 범프를 용이하게 제조할 수 있으며, 이에 의해, 반도체 소자를 더욱 효과적으로 보호할 수 있다.In addition, by using the polymer-based insulating film as the planarization film in the multilayer wiring process for the electronic device package, the bump for the package can be easily manufactured, whereby the semiconductor device can be more effectively protected.

Claims (12)

기판 상부에 식각정지층, 오믹층을 형성하는 단계;Forming an etch stop layer and an ohmic layer on the substrate; 상기 오믹층 상에 절연막을 형성하는 단계;Forming an insulating film on the ohmic layer; 상기 절연막을 패터닝하여 게이트 패턴을 형성하는 단계;Patterning the insulating film to form a gate pattern; 상기 게이트 패턴 상에 스페이서를 형성하는 단계;Forming a spacer on the gate pattern; 상기 식각 정지층 및 상기 오믹층을 식각하여 상기 식각정지층과 상기 오믹층 상에 게이트 리세스를 형성하는 단계;Etching the etch stop layer and the ohmic layer to form a gate recess on the etch stop layer and the ohmic layer; 상기 절연막과 상기 형성된 리세스 상에 제1 금속층을 형성하는 단계; Forming a first metal layer on the insulating layer and the formed recess; 상기 제1 금속층 상에 소정 패턴이 형성된 감광제층을 형성하는 단계; Forming a photoresist layer having a predetermined pattern formed on the first metal layer; 상기 감광제층 상에 제2 금속층을 형성하는 단계; 및Forming a second metal layer on the photoresist layer; And 상기 제2 금속층을 마스크로 이용하여 상기 제1 금속층을 제거하는 단계Removing the first metal layer by using the second metal layer as a mask 를 포함하는 고주파 전자 소자의 제조방법. Method for manufacturing a high frequency electronic device comprising a. 제1항에 있어서, The method of claim 1, 상기 게이트 금속을 형성한 다음, After forming the gate metal, 상기 제1 및 제2 금속층의 측벽에 측벽 스페이서를 형성하는 단계와, Forming sidewall spacers on sidewalls of the first and second metal layers; 상기 질화막과 상기 제2 금속층 상에 오믹 금속층을 형성하는 단계를 더 포함하는 고주파 전자 소자의 제조방법.And forming an ohmic metal layer on the nitride film and the second metal layer. 제2항에 있어서,The method of claim 2, 상기 오믹 금속층을 형성한 다음, 다층 배선 구조를 형성하는 단계를 더 포함하는 고주파 전자 소자의 제조방법. And forming a multilayer wiring structure after forming the ohmic metal layer. 제3항에 있어서, 상기 다층 배선 구조를 형성하는 단계는 The method of claim 3, wherein the forming of the multilayer wiring structure 상기 오믹 금속층 상에 제1 평탄화막을 증착하여 제1 비아홀을 형성하는 단계와, Depositing a first planarization layer on the ohmic metal layer to form a first via hole; 상기 제1 비아홀을 통해 상기 오믹 금속층과 전기적으로 연결되도록 상기 제1 평탄화막 상에 배선 전극을 형성하는 단계와, Forming a wiring electrode on the first planarization layer to be electrically connected to the ohmic metal layer through the first via hole; 상기 제1 평탄화막과 상기 배선 전극 상에 제2 평탄화막을 증착하여 제2 비아홀을 형성하는 단계와,Depositing a second planarization layer on the first planarization layer and the wiring electrode to form a second via hole; 상기 제2 비아홀을 통해 상기 배선 전극과 전기적으로 연결되도록 상기 제2 평탄화막 상에 범프를 제작하는 단계Manufacturing a bump on the second planarization layer to be electrically connected to the wiring electrode through the second via hole; 를 포함하는 고주파 전자 소자의 제조방법. Method for manufacturing a high frequency electronic device comprising a. 제4항에 있어서, 상기 제1 및 제2 평탄화막은 폴리머 계열 절연막으로 형성되는 고주파 전자 소자의 제조방법. The method of claim 4, wherein the first and second planarization films are formed of a polymer-based insulating film. 제4항에 있어서, 상기 범프는 Au를 이용하는 고주파 전자 소자의 제조방법. The method of claim 4, wherein the bump uses Au. 제1항에 있어서, 상기 게이트 리세스를 형성하는 단계는 The method of claim 1, wherein the forming of the gate recess 상기 절연막 상에 형성된 게이트 패턴을 이용하여, 습식 식각으로 상기 오믹층을 선택적으로 리세스하는 단계와, Selectively recessing the ohmic layer by wet etching using a gate pattern formed on the insulating layer; 상기 오믹층이 식각된 다음 건식 식각으로 상기 식각정지층을 리세스하는 단계를 포함하는 고주파 전자 소자의 제조방법. And recessing the etch stop layer by dry etching after the ohmic layer is etched. 제1항에 있어서, The method of claim 1, 상기 기판 상부에 상기 오믹층이 형성되기 전에, Before the ohmic layer is formed on the substrate, 상기 기판상에는 버퍼층, 채널층, 스페이서층, 도핑층, 쇼트키층, 식각정지층이 순차 적층되는 단계를 더 포함하는 고주파 전자 소자의 제조방법.And a buffer layer, a channel layer, a spacer layer, a doping layer, a schottky layer, and an etch stop layer are sequentially stacked on the substrate. 제8항에 있어서, The method of claim 8, 상기 도핑층은 Si- 델타 도핑층인 고주파 전자 소자의 제조방법.The doping layer is a Si- delta doping layer manufacturing method of high frequency electronic device. 제8항에 있어서, The method of claim 8, 상기 식각정지층은 상기 리세스 단계에서 상기 오믹층만을 선택적으로 식각하기 위해 형성되는 고주파 전자 소자의 제조방법.The etching stop layer is a method of manufacturing a high frequency electronic device is formed to selectively etch only the ohmic layer in the recess step. 기판상에 형성되는 버퍼층, 상기 버퍼층 상에 형성되는 채널층, 상기 채널층 상에 형성되는 스페이서층, 상기 스페이서층 상부에 형성되는 쇼트키층, 상기 쇼트키층 상부에 형성되는 오믹층을 포함하는 고주파 전자 소자에 있어서, High frequency electrons including a buffer layer formed on a substrate, a channel layer formed on the buffer layer, a spacer layer formed on the channel layer, a schottky layer formed on the spacer layer, and an ohmic layer formed on the schottky layer In the device, 상기 스페이서층과 상기 쇼트키층 사이에 형성되는 도핑층과, A doping layer formed between the spacer layer and the schottky layer; 상기 쇼트키층과 상기 오믹층 사이에 형성되는 식각정지층과,An etch stop layer formed between the schottky layer and the ohmic layer; 상기 식각정지층 상에 형성되는 개구부 패턴을 갖는 질화막과,A nitride film having an opening pattern formed on the etch stop layer, 상기 질화막 상에 형성되는 다층 금속층으로 형성된 게이트 전극과,A gate electrode formed of a multilayer metal layer formed on the nitride film; 상기 게이트 전극 상에 형성되는 오믹 금속 층An ohmic metal layer formed on the gate electrode 을 포함하는 고주파 전자 소자. High frequency electronic device comprising a. 제11항에 있어서, The method of claim 11, 상기 오믹 금속층 상에 형성되는 제1 평탄화막과, 상기 제1 평탄화막 상에 형성되어 상기 오믹 금속층과 전기적으로 접촉하는 배선전극과, 상기 배선전극 상에 형성되는 제2 평탄화막과, 상기 제2 평탄화막 상에 형성되어 상기 배선전극과 전기적으로 접촉하는 범프를 더 포함하는 고주파 전자 소자. A first planarization film formed on the ohmic metal layer, a wiring electrode formed on the first planarization film to be in electrical contact with the ohmic metal layer, a second planarization film formed on the wiring electrode, and the second And a bump formed on the planarization layer and in electrical contact with the wiring electrode.
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KR20000039191A (en) * 1998-12-11 2000-07-05 이계철 Fabrication method of compound semiconductor device having gate electrode of stairs type
KR20020051215A (en) * 2000-12-22 2002-06-28 오길록 method of making compound semiconductor device having low gate resistance electrode

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