KR100383663B1 - Method for making self-aligned compound simiconductor device having stepped recess structure - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 150000001875 compounds Chemical class 0.000 title claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000000203 mixture Substances 0.000 claims abstract description 10
- 238000001312 dry etching Methods 0.000 claims abstract description 6
- 150000004767 nitrides Chemical class 0.000 claims description 35
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000010894 electron beam technology Methods 0.000 claims description 5
- 238000001771 vacuum deposition Methods 0.000 claims description 5
- KDYFGRWQOYBRFD-UHFFFAOYSA-N succinic acid Chemical compound OC(=O)CCC(O)=O KDYFGRWQOYBRFD-UHFFFAOYSA-N 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 claims description 2
- 239000001384 succinic acid Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 31
- 230000005669 field effect Effects 0.000 description 7
- 239000010931 gold Substances 0.000 description 6
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229920001577 copolymer Polymers 0.000 description 3
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 3
- 239000004926 polymethyl methacrylate Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000006193 liquid solution Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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Abstract
본 발명은 계단형 리쎄스 게이트 구조를 갖는 자기 정렬 화합물 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a self-aligning compound semiconductor device having a stepped recess gate structure.
본 발명은 In 조성비가 서로 다른 n+-InGaAs 층과 n+-InAlAs 층으로 구성된 오믹층을 2단계로 건식 식각하여 계단형 리쎄스 구조를 형성하는 방법, 내열성 금속과 절연막을 식각 마스크로 사용하여 T자형 절연막 패턴을 형성하는 방법, 게이트 리쎄스한 후 오믹층의 표면을 보호하고 게이트 길이를 최소화하기 위해서 절연막 스페이서를 형성하여 T-자형 내열성 게이트 전극을 형성하는 방법 및 T자형 게이트 전극의 측면에 절연막 스페이서를 형성하여 소스와 드레인 오믹 전극을 자기 정렬시킨 화합물 반도체 소자를 제작하는 방법을 기술하기 위한 것이다.The present invention is a method of forming a stepped recess structure by dry etching an ohmic layer including n + -InGaAs layers and n + -InAlAs layers having different In composition ratios in two steps, using a heat resistant metal and an insulating film as an etching mask. A method of forming a T-shaped insulating film pattern, a method of forming a T-shaped heat resistant gate electrode by forming an insulating film spacer to protect the surface of the ohmic layer and minimize the gate length after the gate recess and the side of the T-shaped gate electrode A method of fabricating a compound semiconductor device in which an insulating film spacer is formed to self-align a source and a drain ohmic electrode is described.
Description
본 발명은 화합물 반도체 소자에 관한 것으로서, 보다 상세하게 설명하면 계단형 리쎄스 게이트 구조를 갖는 자기 정렬 화합물 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a compound semiconductor device, and more particularly, to a method of manufacturing a self-aligned compound semiconductor device having a stepped recess gate structure.
도 1은 종래에 사용한 갈륨 비소 고전자 이동도 트랜지스터(HEMT : High Electron Mobility Transistor), 금속-반도체 전계 효과 트랜지스터(MESFET : MEtal - Semiconductor Field Effect Transistor)등과 같은 전계 효과형 화합물 반도체 소자의 제조 방법을 간략하게 나타낸 공정도로서, 이를 상세히 설명하면 다음과 같다.1 illustrates a method of manufacturing a field effect compound semiconductor device such as a gallium arsenide high electron mobility transistor (HEMT), a metal-semiconductor field effect transistor (MESFET), and the like, which are conventionally used. As a simplified process diagram, this will be described in detail below.
도 1a에서 (1)은 반절연 인듐-인(InP) 기판이고, (2)는 InAlAs 버퍼층이며, (3)은 InGaAs/InAlAs 초격자 버퍼층이고, (4)는 InGaAs 채널층이며, (5)는 InAlAs 스페이서층이고, (6)은 InAlAs 쇼트키층이며, (7)은 N형 InGaAs 오믹층을 나타낸 것이다.In FIG. 1A, (1) is a semi-insulating indium-phosphorus (InP) substrate, (2) is an InAlAs buffer layer, (3) is an InGaAs / InAlAs superlattice buffer layer, (4) is an InGaAs channel layer, and (5) Is an InAlAs spacer layer, (6) is an InAlAs Schottky layer, and (7) is an N-type InGaAs ohmic layer.
도 1b와 같이 PMMA와 co-polymer 레지스트(8)을 도포한 다음에 전자선으로노광하여 형성한 T형 레지스트 패턴을 형성한다. 이때, 도 1b에서 T형 레지스트 패턴(8)을 형성한 다음에 N형 InGaAs 오믹층(7)의 일부를 습식 식각하여 게이트 리쎄스한다.As shown in FIG. 1B, the T-type resist pattern formed by applying PMMA and the co-polymer resist 8 and then exposing with an electron beam is formed. In this case, after forming the T-type resist pattern 8 in FIG. 1B, a portion of the N-type InGaAs ohmic layer 7 is wet-etched to be gate recessed.
도 1c와 같이, 상기 도 1b의 결과물 상에 주석(Ti)/백금(Pt)/금(Au)으로 구성된 게이트 금속(9)을 증착한다.As illustrated in FIG. 1C, a gate metal 9 including tin (Ti) / platinum (Pt) / gold (Au) is deposited on the resultant of FIG. 1B.
도 1d와 같이, 상기 도 1c의 결과물 상에 리프트 오프 방법으로 상기 감광막 패턴(8)을 제거하면, T형 게이트 전극(10)이 제작된다. 이어서, 상기 T형 게이트전극(10)을 마스크로 사용하여 열저항 가열 진공 증착 장치로 AuGe 금속을 1000 ~ 2000 A 두께, Ni 금속을 400 ~ 1000 A 두께로 비교적 두껍게 증착하고, Au 금속을 증착하여 자기 정렬된 소스와 드레인 AuGe/Ni/Au 오믹 금속 전극(11)을 형성한다. 다음에 급속 열처리 장치를 사용하여 약 430 C의 온도에서 20초 동안 오믹 열처리하면 HEMT와 MESFET등의 전계 효과형 화합물 반도체 소자가 완성된다.As shown in FIG. 1D, when the photoresist pattern 8 is removed by the lift-off method on the resultant of FIG. 1C, a T-type gate electrode 10 is manufactured. Subsequently, AuGe metal is deposited to a thickness of 1000 to 2000 A, Ni metal is 400 to 1000 A thick, and Au metal is deposited using a heat resistance heating vacuum deposition apparatus using the T-type gate electrode 10 as a mask. Self-aligned source and drain AuGe / Ni / Au ohmic metal electrodes 11 are formed. Next, when the ohmic heat treatment is performed for 20 seconds at a temperature of about 430 C using a rapid heat treatment apparatus, field effect compound semiconductor devices such as HEMT and MESFET are completed.
상기한 방법으로 제작한 전계 효과형 화합물 반도체소자는 PMMA와 Co-polymer를 사용하여 T형 레지스트 패턴을 형성하였기 때문에 내열성 금속을 증착할 때 고열로 인해 T형 레지스트가 녹는 문제가 발생하여 내열성 금속 게이트를 안정적으로 제작하기가 어렵다. 또한, 기존의 T형 게이트 전극을 제작하는 방법에서 게이트 길이가 짧고, 게이트 높이가 높은 T형 게이트 패턴으로 T형 게이트 전극을 제작할 경우에는 게이트 패턴의 개구부가 좁은 계단 부근에서 게이트 금속이 균일하게 증착되지 않기 때문에 빈 공간이 생기고, 이 부근에서 T형 게이트전극이 절단되는 문제가 발생한다. 또한, 기존의 T형 게이트 전극을 사용하여 화합물 반도체소자의 소스와 드레오믹 전극을 자기 정렬하여 화합물 반도체 소자를 제작하는 경우에는 상대적으로 게이트와 드레인 전극이 서로 연결될 가능성이 높아지기 때문에 화합물 반도체 소자의 신뢰성이 떨어질 수 있다. 또한, 화합물 반도체 소자의 파괴 전압도 낮아지기 때문에 고전압 특성을 갖는 화합물 반도체 소자를 제작하기가 어렵다.In the field-effect compound semiconductor device fabricated by the above method, since the T-type resist pattern is formed by using PMMA and Co-polymer, a problem arises in that the T-type resist melts due to high heat when the heat-resistant metal is deposited. It is difficult to produce a stable. In addition, when fabricating a T-type gate electrode with a short gate length and a high gate height in the conventional method of manufacturing a T-type gate electrode, a gate metal is uniformly deposited near a narrow step of the opening of the gate pattern. Because of this, an empty space is generated and a problem arises in that the T-type gate electrode is cut in the vicinity. In addition, when a compound semiconductor device is fabricated by self-aligning a source and a drain electrode of the compound semiconductor device using a conventional T-type gate electrode, the possibility of the gate and drain electrodes being relatively connected to each other is relatively high. The reliability may be inferior. In addition, since the breakdown voltage of the compound semiconductor device is also lowered, it is difficult to produce a compound semiconductor device having high voltage characteristics.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 In 조성비가 서로 다른 n+-InGaAs 층과 n+-InAlAs 층으로 구성된 오믹층을 2단계로 건식 식식하여 계단형 리쎄스 구조를 형성하는 방법, 내열성 금속과 절연막을 식각 마스크로 사용하여 T자형 절연막 패턴을 형성하는 방법, 게이트 리쎄스한 후 오믹층의 표면을 보호하고 게이트 길이를 최소화하기 위해서 절연막 스페이서를 형성하여 T-자형 게이트 전극을 형성하는 방법 및 T자형 게이트전극의 측면에 절연막 스페이서를 형성하여 소스와 드레인 오믹 전극을 자기 정렬시킨 화합물 반도체 소자를 제작하는 방법을 기술하기 위한 것이다.Accordingly, the present invention is to solve the problems of the prior art as described above, the object of the present invention is to dry-type the ohmic layer consisting of n + -InGaAs layer and n + -InAlAs layer having different In composition ratio in two steps A method of forming a stepped recess structure, a method of forming a T-shaped insulating film pattern using a heat resistant metal and an insulating film as an etching mask, and an insulating film spacer to protect the surface of the ohmic layer and minimize the gate length after the gate recess. The present invention relates to a method of forming a T-shaped gate electrode and a method of fabricating a compound semiconductor device having self-aligned source and drain ohmic electrodes by forming an insulating film spacer on a side of the T-shaped gate electrode.
도 1a 내지 도 1d는 종래에 사용한 전계 효과형 화합물 반도체 소자(HEMT 또는 MESFET)의 제조 방법을 나타낸 공정도이고,1A to 1D are process diagrams showing a method for manufacturing a field effect compound semiconductor device (HEMT or MESFET) used in the related art.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 전계 효과형 화합물 반도체 소자(HEMT)의 제조 방법을 나타낸 공정도이다.2A to 2H are flowcharts illustrating a method of manufacturing a field effect compound semiconductor device (HEMT) according to an embodiment of the present invention.
※ 도면의 주요부분에 대한 부호의 설명 ※※ Explanation of code about main part of drawing ※
1 : 반절연 인듐-인(InP) 기판 2 : InGaAs 버퍼층DESCRIPTION OF SYMBOLS 1 Semi-insulating indium phosphorus substrate InGaAs buffer layer
3 : InGaAs/InAlAs 초격자 버퍼층 4 : InGaAs 채널층3: InGaAs / InAlAs superlattice buffer layer 4: InGaAs channel layer
5 : InAlAs 스페이서층 6 : InAlAs 쇼트키층5: InAlAs spacer layer 6: InAlAs Schottky layer
7 : N형 InGaAs오믹층7: N-type InGaAs ohmic layer
8 : PMMA/co-polymer T형 레지스트 패턴8: PMMA / co-polymer T-type resist pattern
9 : HEMT 소자의 게이트 금속 10 : HEMT소자의 T형 게이트 전극9: gate metal of HEMT element 10: T-type gate electrode of HEMT element
11 : 오믹 금속 전극 12 : 반절연 인듐-인(InP) 기판11: ohmic metal electrode 12: semi-insulated indium-phosphorus (InP) substrate
13 : 도핑하지 않은 i-InAlAs 버퍼층13: undoped i-InAlAs buffer layer
14 : 도핑하지 않은 i-InGaAs 채널층14: undoped i-InGaAs channel layer
15 : 도핑하지 않은 i-InAlAs 스페이서층15: undoped i-InAlAs spacer layer
16 : Si-델타 도핑층16: Si-delta doped layer
17 : 도핑하지 않은 i-InAlAs 쇼트키층17: Undoped i-InAlAs Schottky Layer
18 : 도핑하지 않은 i-AlAs 식각 정지층18: undoped i-AlAs etch stop layer
19 : 높게 도핑한 n+-InGaAs 오믹층19: highly doped n + -InGaAs ohmic layer
20 : 높게 도핑한 n+-InAlAs 식각 정지층20: highly doped n + -InAlAs etch stop layer
21 : 높게 도핑한 In 조성비가 0.6인 n+InGaAs 오믹층21: n + InGaAs ohmic layer with highly doped In composition ratio of 0.6
22 : 높게 도핑한 n+-InAlAs 식각 정지층22: highly doped n + -InAlAs etch stop layer
23 : 높게 도핑한 In 조성비가 0.6인 n+-InGaAs 오믹층23: n + -InGaAs ohmic layer with highly doped In composition ratio of 0.6
24 : 질화막 25 : 내열성 금속 박막24: nitride film 25: heat resistant metal thin film
26 : 제 1 포토레지스트 패턴 27 : 제 2 포토 레지스트패턴26: first photoresist pattern 27: second photoresist pattern
28 : T형의 질화막 패턴 29 : 리쎄스한 n+-InGaAs 오믹층28 T-type nitride film pattern 29 Recessed n + -InGaAs ohmic layer
30 : 질화막 스페이서 31 : 리쎄스한 i-AlAs 식각 정지층30 nitride film spacer 31 recessive i-AlAs etch stop layer
32. T형 게이트전극의 머리 부분을 정의하기 위한 포토레지스트 패턴32. Photoresist Pattern to Define Head of T-type Gate Electrode
33 : 게이트 금속33: gate metal
34 : 리프트 오프 공정후의 T형 게이트 전극34: T-type gate electrode after lift off process
35 : T형 게이트 전극의 질화막 스페이서35 nitride film spacer of T-type gate electrode
36 : HEMT소자의 오믹 금속 전극 37 : HEMT 소자 보호막36: ohmic metal electrode of the HEMT device 37: HEMT device protective film
상기한 목적을 달성하기 위한 본 발명에 따르면, 제 1 오믹층(23), 제 1 식각 정지층(22), 제 2 오믹층(21), 제 2 식각 정지층(20), 제 3 오믹층(19) 및 제 3식각 정지층(18)이 순서대로 적층된 화합물 반도체 소자(HEMT : High Electron Mobility Transistor)의 기판 상에 제 1 리쎄스 홈을 형성하고, 상기 제 1 리쎄스 홈보다 좁은 제 2 리쎄스 홈을 형성하여 계단 모양의 리쎄스 구조를 형성하는 제 1 단계; 상기 제 1 단계의 결과물 상에 T 형의 질화막 패턴(28)을 형성하는 제 2 단계; 상기 제 3 오믹층을 선택 식각하여 상기 T 형의 질화막 패턴(28) 밑에 빈 공간을 형성한 후, 상기 T 형의 질화막 패턴 및 빈 공간의 측벽에 질화막 스페이서(30)를 형성하는(29) 제 3 단계; 상기 제 3 식각 정지층(18)을 리쎄스한 후, 게이트 금속을 증착함으로서, T 형의 게이트 전극의 머리 부분을 정의하는 제 4 단계; 상기 게이트 금속을 리프트 오프 공정을 이용하여 T 형의 게이트 전극(34)을 형성한 후, 상기 T 형의 게이트 전극의 측면 노출 부분에 질화막 스페이서(35)를 형성하는 제 5 단계; 및 상기 T형 게이트 전극(34)을 마스크로 사용하여 소스 및 드레인의 오믹 전극(36)을 자기 정렬 방법으로 형성시키는 제 6 단계를 포함하여 이루어진 것을 특징으로 하는 화합물 반도체 소자 제조 방법이 제공된다.According to the present invention for achieving the above object, the first ohmic layer 23, the first etch stop layer 22, the second ohmic layer 21, the second etch stop layer 20, the third ohmic layer A first recess groove is formed on the substrate of the compound semiconductor device (HEMT: High Electron Mobility Transistor) in which the 19 and third etch stop layers 18 are sequentially stacked, and the first recess groove 18 is narrower than the first recess groove. Forming a recessed recess to form a stepped recessed structure; A second step of forming a T-type nitride film pattern 28 on the resultant of the first step; Selectively etching the third ohmic layer to form an empty space under the T-type nitride film pattern 28, and then forming a nitride film spacer 30 on the sidewalls of the T-type nitride film pattern and the empty space (29) Three steps; A fourth step of defining the head portion of the T-type gate electrode by depositing a gate metal after recessing the third etch stop layer (18); A fifth step of forming a nitride film spacer 35 on the side exposed portion of the T-type gate electrode after forming the T-type gate electrode 34 using the gate-off process; And a sixth step of forming the ohmic electrodes 36 of the source and the drain by a self-aligning method using the T-type gate electrode 34 as a mask.
이하, 첨부된 도면을 참조하면서 본 발명의 일 실시예에 따른 계단형 리쎄스 게이트 구조를 갖는 자기 정렬 화합물 반도체 소자의 제조 방법을 보다 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing a self-aligning compound semiconductor device having a stepped recess gate structure according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 화합물 반도체 소자를 제조하는 방법을 간략히 나타낸 공정도로서, 이를 상세히 설명하면 다음과 같다.2A to 2H are schematic views illustrating a method of manufacturing a compound semiconductor device according to an embodiment of the present invention.
도 2a에서 (12)는 반절연 인듐-인(InP) 기판, (13)은 도핑하지 않은 i-InAlAs 버퍼층, (14)는 도핑하지 않은 i-InGaAs 채널층, (15)는 도핑하지 않은 i-InAlAs 스페이서층, (16)은 Si-델타 도핑층, (17)은 도핑하지 않은 i-InAlAs 쇼트키층, (18)은 도핑하지 않은 AlAs 식각 정지층, (19)는 높게 도핑한 n+-InGaAs 오믹층, (20)은 높게 도핑한 n+-InAlAs 식각 정지층, (21)은 높게 도핑한 In 조성비가 0.6인 n+-InGaAs 오믹층, (22)는 높게 도핑한 n+-InAlAs 식각 정지층, (23)은 높게 도핑한 In 조성비가 0.6인 n+-InGaAs 오믹층으로 구성된 화합물 반도체 소자(HEMT)의 에피택셜 기판을 나타낸 것이다.In FIG. 2A, reference numeral 12 denotes a semi-insulating indium-phosphorus (InP) substrate, (13) an undoped i-InAlAs buffer layer, (14) an undoped i-InGaAs channel layer, and (15) an undoped i InAlAs spacer layer, (16) is Si-delta doped layer, (17) is undoped i-InAlAs Schottky layer, (18) is undoped AlAs etch stop layer, (19) is highly doped n + - InGaAs ohmic layer, (20) is a highly doped n + -InAlAs etch stop layer, (21) is an n + -InGaAs ohmic layer with a highly doped In composition ratio of 0.6, (22) is a highly doped n + -InAlAs etching The stop layer (23) shows an epitaxial substrate of a compound semiconductor device (HEMT) composed of an n + -InGaAs ohmic layer having a highly doped In composition ratio of 0.6.
먼저, 상기한 기판을 사용하여 광 리소그라피 방법으로 폭이 넓은 리쎄스 패턴을 형성하고, 도 2a와 같이 n+-InGaAs 오믹층(23)을 n+-InAlAs 식각 정지층(22)까지 선택적으로 건식 식각 방법으로 리세스하여 제 1 리쎄스 홈을 형성한다. 다음에 상기 제 1 리쎄스 홈보다 좁은 리쎄스 패턴을 형성하여 n+-InGaAs 오믹층(21)과 n+-InAlAs 식각 정지층(20)를 차례로 건식 식각하여 제 2 리쎄스 홈을 형성하여 계단 모양의 리쎄스 구조를 제작한다.First, a wide recess pattern is formed by an optical lithography method using the above substrate, and the dry n + -InGaAs ohmic layer 23 is selectively dry to the n + -InAlAs etch stop layer 22 as shown in FIG. 2A. The recess is formed by an etching method to form a first recess groove. Next, a recess pattern narrower than the first recess groove is formed, and the n + -InGaAs ohmic layer 21 and the n + -InAlAs etch stop layer 20 are sequentially etched to form a second recess groove to form a second recess groove. Produce a shape recess structure.
이어서, 도 2b와 같이, 폭이 넓은 계단 모양의 리쎄스 구조를 갖는 반도체 기판 위에 5000 A 두께의 질화막(24)을 플라즈마 화학 증착 방법(PECVD)으로 증착하고, 스퍼터링 방법으로 1000 A 두께의 내열성 금속(25)을 증착한다. 이어서, 포토 레지스트층을 도포한 다음 광 노광 장치로 미세한 제 1 포토 레지스트 패턴(26)을 형성하고, 1차로 상기 내열성 금속(25)과 상기 질화막(24)의 일부를 건식 식각하여 긴 홈을 생성한다.Subsequently, as shown in FIG. 2B, a nitride film 24 having a thickness of 5000 A is deposited on a semiconductor substrate having a wide stepped recess structure by plasma chemical vapor deposition (PECVD), and a heat resistant metal having a thickness of 1000 A by sputtering. (25) is deposited. Subsequently, after applying the photoresist layer, a fine first photoresist pattern 26 is formed by an optical exposure apparatus, and first, dry etching the portion of the heat resistant metal 25 and the nitride film 24 to form a long groove. do.
이어서, 도 2c에 도시한 바와 같이, 상기 제 1 포토 레지스트 패턴(26)을 제거하고 다시 제 2 포토 레지스트 패턴(27)을 형성한다. 한편, 상기 제 1 포토 레지스트 패턴을 제거할 때, 상기 내열성 금속(25)과 질화막(24)을 같이 부분 식각한다.Subsequently, as shown in FIG. 2C, the first photoresist pattern 26 is removed and the second photoresist pattern 27 is formed again. Meanwhile, when removing the first photoresist pattern, the heat resistant metal 25 and the nitride film 24 are partially etched together.
이어서, 도 2d에 도시한 바와 같이, 2차로 상기 내열성 금속(25)과 상기 질화막(24)을 건식 식각하고, 상기 제 2 포토레지스트 패턴(27)과 상기 내열성 금속(25)을 차례로 제거하면, T형 모양을 갖는 질화막 패턴(28)이 형성된다.Subsequently, as shown in FIG. 2D, when the heat resistant metal 25 and the nitride film 24 are dry etched in a second manner, the second photoresist pattern 27 and the heat resistant metal 25 are sequentially removed. A nitride film pattern 28 having a T-shaped shape is formed.
이어서, 도 2e에 도시한 바와 같이, 상기 T자형 모양을 갖는 질화막 패턴(28)을 사용하여 pH가 4로 조정된 (Succinic Acid : H2O2= 10 : 1) 습식 용액으로 상기 n+-InGaAs 오믹층(19)을 선택적으로 식각하여 상기 질화막 패턴(28) 밑에 빈 공간을 형성한다. 다음에 질화막을 증착하고, 건식 식각하여 질화막 스페이서(30)를 형성한다. 여기서 상기 질화막 스페이서(30)는 게이트 길이를 줄이는 역할과 함께 상기 리쎄스된 n+-InGaAs 오믹층(19)의 표면을 보호하는 역할도 한다.Then, as shown in Figure 2e, the T-shape of using the nitride film pattern 28 having a shape pH is adjusted to 4 (Succinic Acid: H 2 O 2 = 10: 1) wherein the liquid solution of n + - The InGaAs ohmic layer 19 is selectively etched to form an empty space under the nitride layer pattern 28. Next, a nitride film is deposited and dry etched to form the nitride film spacer 30. In this case, the nitride film spacer 30 serves to reduce the gate length and to protect the surface of the recessed n + -InGaAs ohmic layer 19.
이어서 도 2f에 도시한 바와 같이, T형 게이트 전극의 머리 부분을 정의하기 위해서 광 리소그라피 방법을 사용하여 제 3 포토레지스트 패턴(32)을 형성하고, 건식 식각 방법으로 상기 InAl 식각 정지층(19)을 리쎄스한 후, 전자선 진공 증착방법으로 W/Ti/Pt/Au 게이트 금속(33)을 증착한다.Next, as shown in FIG. 2F, a third photoresist pattern 32 is formed by using an optical lithography method to define the head portion of the T-type gate electrode, and the InAl etching stop layer 19 is formed by a dry etching method. After resisting, the W / Ti / Pt / Au gate metal 33 is deposited by an electron beam vacuum deposition method.
이어서, 도 2g에 도시한 바와 같이, 상기 게이트 금속(33)을 리프트 오프하면, T자형 게이트 전극(34)이 제작된다. 다음에, 질화막을 증착한 후, 건식 식각하여 T자형 게이트 전극(34)의 측면에 질화막 스페이서(35)를 형성한다.Subsequently, as shown in Fig. 2G, when the gate metal 33 is lifted off, a T-shaped gate electrode 34 is produced. Next, after the nitride film is deposited, the nitride film spacer 35 is formed on the side surface of the T-shaped gate electrode 34 by dry etching.
마지막으로, 도 2h에 도시한 바와 같이, 오믹 전극 패턴을 정의한 후, 상기 T형 게이트 전극(34)을 마스크로 사용하여 전자선 진공 증착 방법으로 Pd(30 A)/Ni(100 A)/AuGe(700 A)/Ti(100 A)/Au(1200 A)를 각각 증착한 다음 급속 열처리 장치를 사용하여 약 350 C의 온도에서 20초 동안 열처리하고, 보호막(37)을 증착하면, 소스와 드레인 오믹 금속 전극이 자기 정렬된 전계 효과형 화합물 반도체 소자가 완성된다.Finally, as shown in FIG. 2H, after defining the ohmic electrode pattern, Pd (30A) / Ni (100A) / AuGe () using an electron beam vacuum deposition method using the T-type gate electrode 34 as a mask. After depositing 700 A) / Ti (100 A) / Au (1200 A), respectively, and using a rapid heat treatment apparatus, the heat treatment was performed at a temperature of about 350 C for 20 seconds, and the protective film 37 was deposited. A field effect compound semiconductor device in which metal electrodes are self-aligned is completed.
위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above based on the preferred embodiments thereof, these embodiments are intended to illustrate rather than limit the invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments can be made without departing from the spirit of the invention. Therefore, the protection scope of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.
이상과 같이 본 발명에 의하면, In 조성비가 서로 다른 n+-InGaAs 층과 n+-InAlAs 층으로 구성된 오믹층을 2단계로 건식 식각하여 계단형 리쎄스 구조를 형성하는 방법, 내열성 금속과 절연막을 식각 마스크로 사용하여 T자형 절연막 패턴을 형성하는 방법, 게이트 리쎄스한 후, 오믹층의 표면을 보호하고, 게이트 길이를 최소화하기 위해서 절연막 스페이서를 갖는 T-자형 게이트패턴을 형성하는 방법 및 T자형 게이트전극의 측면에 절연막 스페이서를 형성하여 소스와 드레인 오믹 전극을 자기 정렬시킨 화합물 반도체 소자를 제작하는 방법을 제공함으로써, 계단형 리쎄스 구조로 인해 소자의 파괴 전압을 높일 수 있고, 종횡비(High Aspect Ratio)가 큰 T자형 게이트 전극을 안정하게 제작할 수 있다. 또한, 절연막 스페이서를 갖는 T형 게이트 전극을 사용하여 소스와 드레인 오믹 전극을 자기 정렬함으로써, 고전압 특성을 갖고 신뢰성이 있는 화합물 반도체 소자를 제작할 수 있다.As described above, according to the present invention, a method of forming a stepped recess structure by dry etching an ohmic layer composed of an n + -InGaAs layer and an n + -InAlAs layer having different In composition ratios in two steps, a heat resistant metal and an insulating film A method of forming a T-shaped insulating film pattern using an etch mask, a method of forming a T-shaped gate pattern having an insulating film spacer in order to protect the surface of the ohmic layer and minimize the gate length after the gate recess and the T-shaped By providing an insulating film spacer on the side of the gate electrode to fabricate a compound semiconductor device self-aligned source and drain ohmic electrode, the breakdown voltage of the device can be increased due to the stepped recess structure, the aspect ratio (High Aspect A T-shaped gate electrode having a large ratio can be stably manufactured. In addition, by self-aligning the source and drain ohmic electrodes using a T-type gate electrode having an insulating film spacer, a compound semiconductor device having high voltage characteristics and high reliability can be manufactured.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0078265A KR100383663B1 (en) | 2000-12-19 | 2000-12-19 | Method for making self-aligned compound simiconductor device having stepped recess structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0078265A KR100383663B1 (en) | 2000-12-19 | 2000-12-19 | Method for making self-aligned compound simiconductor device having stepped recess structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020049163A KR20020049163A (en) | 2002-06-26 |
| KR100383663B1 true KR100383663B1 (en) | 2003-05-16 |
Family
ID=27683139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0078265A KR100383663B1 (en) | 2000-12-19 | 2000-12-19 | Method for making self-aligned compound simiconductor device having stepped recess structure |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100383663B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101104251B1 (en) | 2008-11-24 | 2012-01-11 | 한국전자통신연구원 | Method of fabrricating semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112053954B (en) * | 2020-08-21 | 2023-08-01 | 深圳市汇芯通信技术有限公司 | High electron mobility transistor and method of manufacturing the same |
| CN114649409A (en) * | 2020-12-18 | 2022-06-21 | 华为技术有限公司 | High electron mobility transistor, preparation method and power amplifier/switch |
-
2000
- 2000-12-19 KR KR10-2000-0078265A patent/KR100383663B1/en not_active IP Right Cessation
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| KR101104251B1 (en) | 2008-11-24 | 2012-01-11 | 한국전자통신연구원 | Method of fabrricating semiconductor device |
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|---|---|
| KR20020049163A (en) | 2002-06-26 |
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