KR100276742B1 - Efm 신호 프레임 주기 검출 회로 및 efm 신호 재생용비트 동기화 클록 신호의 주파수 제어 시스템 - Google Patents

Efm 신호 프레임 주기 검출 회로 및 efm 신호 재생용비트 동기화 클록 신호의 주파수 제어 시스템 Download PDF

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Abstract

EFM 신호를 생성하기 위해 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 시스템은, EFM 신호를 117 로 주파수 분주하여 프레임 주기 신호로서 1/117 주파수 분주 신호를 출력하는 EFM 신호 프레임 주기 검출 회로를 구비한다. 제어부는 비트 동기화 클록 신호에 의해서 EFM 신호의 레벨 천이 간격을 카운팅하고 매 프레임 주기 신호마다 정의되는 검출 지속 기간내에서 최대 카운트값을 선택하고, EFM 신호에 포함된 프레임 동기화 신호의 비트 길이에 대응하는 소정의 값과 최대 카운트값을 비교한다. 최대 카운트값이 소정의 값보다 큰 경우, 제어부는 비트 동기화 클록 신호 생성 회로의 발진 주파수를 감소시키도록 제어하고, 최대 카운트값이 소정의 값보다 큰 경우, 제어부는 비트 동기화 클록 신호 생성 회로의 발진 주파수를 증가시키도록 제어하고, 결과적으로, 비트 동기화 클록 신호의 주파수는 프레임 동기화 신호의 카운트된 펄스폭을 11 비트 동기화 클록 신호의 길이로 유지하도록 제어된다.

Description

ＥＦＭ 신호 프레임 주기 검출 회로 및 ＥＦＭ 신호 재생용 비트 동기화 클록 신호의 주파수 제어 시스템
EMF (eight to fourteen modulation) 신호를 재생하는데 이용되는 비트 동기화 클록 신호를 획득하는 회로에 관한 것이다. 특히, 본 발명은 EFM 신호 프레임 주기 검출 회로 및 EFM 신호를 재생하는데 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 시스템에 관한 것이다.
EFM 신호는 컴팩트 디스크상에 디지털 신호를 기록하는 표준 신호 변조 시스템으로서, IEC908 과 같은 국제 표준 및 JIS 8605 (1993) 와 같은 입본국 표준에 규정되어 있다. EFM 시스템에서, 소오스 데이터는 8 비트 단위로 분할되고 각 8 비트 단위는 "심볼" 이라 한다. 하나의 심볼 (8 비트로 이루어짐) 은 도 1 에 나타낸 바와 같이 14 비트로 이루어진 신호로 변환된다. 이때에, 심볼의 14 비트의 각각은 "채널 비트" 라 한다. 14 채널 비트로 이루어진 신호는 2 개의 인접한 비트 반전 사이의 최소 간격은 3 비트이고, 2 개의 인접한 비트 반전 사이의 최대 간격은 11 비트인 방식으로 구성된다. 또한, 도 1 에 나타낸 바와 같이, 하나의 프레임은 588 채널 비트로 이루어지고, 프레임 동기화 신호는 각각의 하나의 프레임에 개재된다. 프레임 동기화 신호는 서로 인접하여 11 비트폭의 로우 레벨 지속 기간 및 11 비트폭의 하이 레벨 지속 기간을 갖는 펄스 신호로 이루어진다. EFM 신호를 재생시, 생성 속도를 제어하기 위해 이 프레임 동기화 신호가 검출된다.
종래 기술에서, 컴팩트 디스크에 기록된 EFM 신호 또는 EFM 시스템의 변조된 형태의 다른 신호를 재생시, EFM 시호를 재생하는데 이용되는 비트 동기화 클록 신호의 주파수는 일복국 특허 공개 공보 제 JP-A-58-056258 호에 제안된 것처럼 제어되고, 그의 대응 미국 특허 4,532,561 는 (미국 특허 4,532,561 의 내용은 본 출원 전체에 참조하여 연합됨) JP-A-58-056258 로서 발행된 일본국 특허 공개 공보 제 56-153707 호를 포함하는 4 개의 일본국 특허 출원에 의거하여 종래 우선권을 주장한다. 즉, EFM 신호에 포함된 각종 구성 성분중 최대 펄스폭을 갖도록 정의된 프레임 동기화 신호를 검출하기 위해서, 프레임 동기화 신호를 검출하는 지속 기간이 소정의 프레임 주기에 4 배에 대응하는 지속 기간으로 설정되고, 최대 펄스폭은 각 검출 지속 기간에서 검출된다. 그후, 프레임 주기는 검출된 최대 펄스폭으로부터 예측되고 예측값이 소정의 범위내에 있도록 디스크의 회전 속도가 제어되어 신호의 선형 속도가 일정하게 유지된다 (이것을 통상적으로 "일정 선형 속도 (CLV : constant linear velocity) 시스템" 이라함). 따라서, EFM 신호가 생성된다.
상술한 바와 같이, EFM 신호가 종래 기술로 재생되는 경우, 재생 속도는 소정의 속도로 유지된다.
그러나, 이를 위해, 프레임 동기화 신호를 검출하는 지속 기간이 소정의 프레임 주기에 수배로 설정되기 때문에, EFM 신호가 재생되기 까지는 장시간이 요구된다.
따라서, 본 발명의 목적은 종래 회로의 상술한 결함을 극복한, EFM 신호 를 재생하기 위해 이용되는 비트 동기화 클록 신호를 획득하는 회로를 제공하는데 있다.
본 발명의 다른 목적은 종래 기술에서 요구되는 지속 기간 보다 단축된 지속 기간 동안 EFM 신호 프레임 주기를 검출하는 것이 가능한 EFM 신호 프레임 주기 검출 회로를 제공하는데 있다.
본 발명의 또다른 목적은 임의의 재생 속도로 EFM 신호를 재생하기 위해 비트 동기화 클록 신호의 주파수를 제어하는 시스템을 제공하는데 있다.
도 1 은 EFM 신호의 구조를 나타낸 도면.
도 2 는 EFM 신호를 재생하기 위해 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 본 발명에 따른 시스템의 제 1 실시예의 블록도.
도 3 은 EFM 신호를 재생하기 위해 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 본 발명에 따른 시스템의 제 1 실시예에 일체된 주파수 제어 수단의 블록도.
도 4 는 EFM 신호를 재생하기 위해 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 본 발명에 따른 시스템의 제 2 실시예에 일체된 주파수 제어 수단의 블록도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 프레임 주기 검출 수단 2 : 비트 동기 클록 신호 생성 수단
3 : 주파수 제어 수단 4 : EFM 신호 재생 수단
100 : 주파수 분주 수단 300 : 펄스폭 카운팅 수단
302 : in-프레임 최대 카운트값 유지 수단
304 : 비교 수단
305 : 비트 동기화 클록 신호의 주파수 제어 수단
본 발명의 상술한 목적 및 다른 목적은 EFM 신호를 수신하고 수신된 EFM 신호의 프레임 주기를 나타내는 주기를 갖는 프레임 주기 신호로서 주파수 분주 신호를 출력하는 주파수 분주 수단을 구비하는 EFM 신호 프레임 주기 검출 수단에 의한 본 발명에 의해서 성취된다. 바람직한 실시예에서는, 주파수 분주 수단은 1/117 주파수 분주기이다.
본 발명의 다른 실시예에 따르면, EFM 신호를 수신하고 상기 수신된 EFM 신호의 프레임 주기를 나타내는 주기를 갖는 프레임 주기 신호로서 주파수 분주 신호를 출력하는 주파수 분주 수단을 포함하는 EFM 신호 프레임 주기 검출 수단; 비트 동기화 클록 신호를 생성하는 비트 동기화 클록 신호 생성 수단; 및 상기 EFM 신호, 상기 프레임 주기 신호, 및 상기 비트 동기화 클록 신호를 수신하고 상기 주기 프레임 신호에 의해서 정의된 매 프레임 주기마다, 상기 비트 동기화 클록 신호를 이용하여 상기 EFM 신호에 포함된 프레임 동기화 신호의 펄스폭을 카운팅하고, 상기 프레임 동기화 신호의 상기 카운트된 펄스폭이 비트 동기화 클록 신호의 소정의 수에 대응하는 길이와 동일해지도록 상기 비트 동기화 클록 신호의 주파수를 조절하기 위해서 상기 비트 동기화 클록 신호 생성 수단을 제어하는 제어 수단을 구비하는, EFM 신호를 재생하기 위해 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 시스템이 제공되어 있다.
제 1 실시예에서, 제어 수단은 상기 비트 동기화 클록 신호에 의해서 상기 EFM 신호의 하이 레벨 주기의 폭 및 로우 레벨 주기의 폭을 카운트하기 위해 상기 EFM 신호 및 상기 비트 동기화 클록 신호를 수신하는 펄스폭 카운팅 수단; 상기 프레임 주기 신호 및 상기 펄스폭 카운팅 수단으로부터 출력된 카운트값을 수신하고, 상기 프레임 주기 신호에 의해서 나타나는 하나의 프레임 주기에 대응하는 각각의 하나의 검출 지속 기간 동안 획득된 카운트값 중 최대 카운트값을 선택하고 유지시키는 in-프레임 최대 카운트값 유지 수단; 소정의 값과 상기 in-프레임 최대 카운트값 유지 수단에 유지된 최대 카운트값을 비교하여 비교 결과 신호를 생성하는 비교 수단; 및 상기 비교 결과 신호를 수신하여 주파수 제어 신호를 상기 비트 동기화 클록 신호 생성 수단으로 출력하는 제어 수단을 포함하며, 상기 최대 카운트값이 상기 소정의 값보다 큰 경우 상기 주파수 업다운 제어 신호는 상기 비트 동기화 클록 신호의 주파수를 감소시키도록 상기 비트 동기화 클록 신호 생성 수단에 지시하고, 상기 최대 카운트값이 상기 소정의 값보다 작은 경우 상기 주파수 업다운 제어 신호는 상기 비트 동기화 클록 신호의 주파수를 증가시키도록 상기 비트 동기화 클록 신호 생성 수단에 지시한다.
다른 실시예에서, 제어 수단은 상기 EFM 신호 및 상기 비트 동기화 클록 신호를 수신하고 상기 비트 동기화 클록 신호에 의해서 상기 EFM 신호의 하이 레벨 주기의 폭 및 로우 레벨 주기의 폭을 카운팅하는 펄스폭 카운팅 수단; 상기 프레임 주기 신호 및 상기 펄스폭 카운팅 수단으로부터 출력된 카운트값을 수신하고, 상기 프레임 주기 신호에 의해서 나타나는 하나의 프레임 주기에 대응하는 각각의 하나의 검출 지속 기간 동안 획득된 상기 카운트값 중 최대 카운트값을 선택하고 유지하는 in-프레임 최대 카운트값 유지 수단; 상기 프레임 주기 신호 및 상기 in-프레임 최대 카운트값 유지 수단으로부터 매 프레임마다 출력되는 최대 카운트값을 수신하고, 상기 프레임 주기 신호에 의해서 나타나는 프레임 주기에 N 배에 대응하는 각각의 하나의 샘플링 지속 기간 동안 출력된 최대 카운트값 중 최대 카운트값을 선택하고 유지하는 in-N-프레임 최소값 유지 수단; 소정의 값과 상기 in-N-프레임 최소 카운트값 유지 수단에 유지된 최소 카운트값을 비교하여 비교 결과를 생성하는 비교 수단; 및 상기 비교 결과 신호를 수신하고 주파수 업다운 제어 신호를 상기 비트 동기화 클록 신호 생성 수단으로 출력하는 제어 수단을 포함하고, 상기 최소 카운트값이 상기 소정의 값보다 큰 경우 상기 주파수 업다운 제어 신호는 상기 비트 동기화 클록 신호의 주파수를 감소시키도록 상기 비트 동기화 클록 신호 생성 수단에 지시하고, 상기 최소 카운트값이 상기 소정의 값보다 작은 경우 상기 비트 동기화 클록 신호의 주파수를 증가시키도록 상기 비트 동기화 클록 신호 생성 수단에 지시한다.
본 발명의 상술한 목적 및 다른 목적은 첨부된 도면을 참조한 이하 바람직한 실시예의 설명으로부터 명백해질 것이다.
이하, EFM 신호를 재생하는데 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 본 발명에 따른 시스템의 실시예를 첨부된 도면을 참조하여 설명한다.
도 2 를 참조하면, EFM 신호를 재생하는데 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 본 발명에 따른 시스템의 제 1 실시예는, EFM 신호 (10) 를 수신하여 프레임 주기 신호 (11) 를 생성하는 EFM 신호 프레임 주기 검출 수단 (1); 비트 동기화 클록 신호 (21) 를 생성하는 비트 동기화 클록 신호 생성 수단 (2); EFM 신호 (21), EFM 신호 프레임 주기 검출 수단으로부터 출력된 프레임 주기 신호 (11), 및 비트 동기화 클록 신호 생성 수단 (2) 에서 생성된 비트 동기화 클록 신호 (21) 를 수신하여, 주파수 업다운 제어 신호 (31) 를 비트 동기화 클록 신호 생성 수단 (2) 으로 출력하는 주파수 제어 수단 (3); 및 EFM 신호 (21) 및 비트 동기화 클록 신호 (21) 를 수신하여, 재생되고 에러 보정된 디지털 신호를 생성하는 EFM 신호 재생 수단 (4) 을 포함한다. EFM 신호 프레임 주기 검출 수단 (1) 은 예를들면, EFM 신호 (10) 를 수신하고 EFM 신호 (10) 를 117 로 주파수 분주하여 1/117 주파수 분주된 신호를 프레임 주기 신호 (11) 로서 출력하는 주파수 분주 수단 (100) 으로 구성된다. 여기에서, 이 1/117 주파수 분주된 신호의 주기는 수신된 EFM 신호 (10) 의 하나의 프레임 주기를 나타내는데 고려된다.
여기에서, 입력 EFM 신호 (10) 를 117 로 주파수 분주하는 이유는 EFM 신호의 하나의 프레임당 평균 신호 반전 시간 간격이 구해진 경우에 상기 신호는 약 5 비트의 길이를 갖는 것으로 인지되기 때문에, 117 신호 반전이 카운트된 경우에, 하나의 프레임 주기에 대응하는 신호가 획득될 수 있기 때문이다.
도 3 을 참조하면, 도 3 은 EFM 신호를 재생하는데 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 본 발명에 따른 시스템의 제 1 실시예에 일체된 주파수 제어 수단 (3) 의 블록도를 나타낸다.
주파수 제어 수단 (3) 은 EFM 신호 (10) 및 비트 동기화 클록 신호 (21) 를 수신하여, 비트 동기화 클록 신호 (21) 에 의해서 EFM 신호 (10) 의 하이 레벨 주기의 폭 및 로우 레벨 주기의 폭을 카운팅하고, EFM 신호 (10) 에서 신호 레벨 반전이 발생할 때마다 카운트값 (301) 을 출력하는 펄스폭 카운팅 수단 (300) 을 포함한다. in-프레임 최대 카운트값 유지 수단 (302) 은 프레임 주기 신호 (11) 및 펄스폭 카운팅 수단 (300) 으로부터 출력된 카운트값 (301) 을 수신하여, 프레임 주기 신호 (11) 로 나타나는 하나의 프레임 주기에 대응하는 각각의 하나의 검출 지속 기간 동안 펄스폭 카운팅 수단 (300) 으로부터 출력되어 획득된 카운트값의 최대 카운트값 (303) 을 선택, 유지 및 출력한다. 최대 펄스폭을 갖는 신호가 프레임 동기화 신호인 것이 EFM 신호에 규정된다. 따라서, 최대 카운트값 (FM) 은 프레임 동기화 신호의 펄스폭에 대응하는 in-프레임 최대 카운트값 유지 수단 (302) 에 유지된다.
비교 수단 (304) 은 프레임 동기화 신호의 펄스폭을 11 비트 길이로하는 카운트값인 소정의 값 (FC) 과, in-프레임 최대 카운트값 유지 수단 (302) 에 유지된 최대 카운트값 (FM) (303) 을 비교한다. 최대 카운트값 (FM) 이 소정의 값 (FC) 보다 작은 경우, 비교 수단 (304) 는 출력 라인 (306) 을 활성화시킨다. 최대 카운트값 (FM) 이 소정의 값 (FC) 과 동일해지는 경우, 비교 수단 (304) 은 출력 라인 (307) 을 활성화시킨다. 최대 카운트값 (FM) 이 소정의 값 (FC) 보다 큰 경우, 비교 수단 (304) 은 출력 라인 (308) 을 활성화시킨다.
제어 수단 (305) 은 3 개의 출력 라인 (306, 307 및 308) 을 수신하고, 주파수 업다운 제어 신호 (31) 를 비트 동기화 클록 신호 생성 수단 (2) 으로 출력한다. 최대 카운터값 (FM) 이 소정의 값 (FC) 보다 큰 경우, 제어 수단 (305) 은 비트 동기화 클록 신호 (21) 의 주파수가 낮아지도록 비트 동기화 클록 신호 생성 수단 (2) 의 발진 주파수를 감소시키기 위해 주파수 업다운 제어 신호 (31) 를 통해 비트 동기화 클록 신호 생성 수단 (2) 을 제어한다. 반대로, 최대 카운트값 (FM) 이 소정의 값 (FC) 보다 작은 경우, 제어 수단 (305) 은 비트 동기화 클록 신호 (21) 의 주파수를 상승시키도록 비트 동기화 클록 신호 생성 수단 (2) 의 발진 주파수를 증가시키기 위해 주파수 업다운 제어 신호 (31) 를 통해 비트 동기화 클록 신호 생성 수단 (2) 을 제어한다. 최대 카운트값 (FM) 이 소정의 값 (FC) 과 동일한 경우, 제어 수단 (305) 은 비트 동기화 클록 신호 (21) 의 주파수가 변경되지 않고 유지되도록 비트 동기화 클록 신호 생성 수단 (2) 의 발진 주파수를 유지하기 위해 주파수 업다운 제어 신호 (31) 를 통해 비트 동기화 클록 신호 생성 수단 (2) 을 제어한다.
비트 동기화 클록 신호 생성 수단 (2) 에서 생성된 비트 동기화 클록 신호 (21) 의 주파수가 상술한 방식으로 제어되어, 이 때에 최적의 주파수, 즉, 프레임 동기화 신호의 비트 길이를 11 비트 길이로 한 주파수를 갖는 비트 동기화 클록 신호 (21) 를 가지고 EFM 신호 재생 수단 (4) 에서 EFM 신호가 적절하게 재생될 수 있다.
즉, 프레임 주기 신호 (11) 는 EFM 신호를 117 에 의해 주파수 분주시킴으로서 획득된다. 이 프레임 주기 신호 (11) 의 주기가 검출 지속 기간으로서 이용되는 경우, 프레임 동기화 신호는 각 검출 지속 기간에 포함될 필요가 있다. 따라서, 펄스폭이 카운팅 클록으로서 비트 동기화 클록 신호 (21) 를 이용함으로서 카운트된다. 최대 펄스폭에 대응하는 카운트값이 소정의 값 (프레임 동기화 신호의 펄스폭에 대응하는 적절한 카운트값) 보다 큰 경우, 비트 동기화 클록 신호 생성 수단 (2) 의 발진 주파수는 감소되도록 제어된다. 최대 펄스폭에 대응하는 카운트값이 소정의 값보다 작은 경우, 비트 동기화 클록 신호 생성 수단 (2) 의 발진 주파수가 증가되도록 제어된다. 이 방식에서, 비트 동기화 클록 신호의 주파수는 EFM 신호에 포함된 최대 펄스폭의 카운트값이 소정의 값과 동일해지도록 제어된다. 결과적으로, EFM 신호에 포함되며 최대 펄스폭을 갖는 프레임 동기화 신호의 펄스폭이 적절하게 검출될 수 있기 때문에, EFM 신호를 재생하기 위해 이용되는 비트 동기화 클록 신호 (21) 의 주파수는 EFM 신호를 재생하기 위한 주파수를 최적화하도록 제어될 수 있다.
따라서, EFM 신호는 임의의 재생 속도로 재생될 수 있다.
도 4 를 참조하면, 도 4 는 EFM 신호를 재생하기 위해 이용되는 비트 동기화 클록 신호의 주파수를 제어하는 본 발명에 따른 시스템의 제 2 실시에에 일체된 주파수 제어 수단의 블록도를 나타낸다.
본 제 2 실시예에서, 전구조체는 도 2 에 나타낸 제 1 실시예의 구조체보다 작지만, 제 1 실시예의 제어 수단과 상이한 제어 수단 (3) 을 갖는다. 제 2 실시예의 제어 수단 (3) 은 제 1 실시예의 펄스폭 칸운팅 수단 (300) 과 마찬가지로, EFM 신호 (10) 및 비트 동기화 클록 신호 (21) 를 수신하고, 비트 동기화 클록 신호에 의해서 EFM 신호의 하이 레벨 주기의 폭 및 로우 레벨 주기의 폭을 제어하여, 수신된 EFM 신호 (10) 의 각각의 레벨 반전시 카운트값 (311) 을 출력하는 펄스폭 카운팅 수단 (310) 을 포함한다. 또한 제어 수단 (3) 은 프레임 주기 신호 (111) 로서 프레임 주기 신호 (11) 를 출력하기 위해 프레임 주기 신호 (11) 를 수신하는 검출 지속 기간 제어 수단 (110) 을 포함한다. 또한 검출 지속 기간 제어 수단 (110) 은 N 프레임 주기 신호 (11) 에 대응하는 주기를 갖는 N 프레임 주기 신호 (112) 를 출력한다. 여기에서, "N" 은 1 보다 큰 양의 정수이다.
제 1 실시예의 펄스폭 카운팅 수단 (300) 과 마찬가지로, in-프레임 최대 카운트값 유지 수단 (312) 은 프레임 주기 신호 (111) 및 펄스폭 카운팅 수단 (310) 으로부터 출력된 카운트값 (311) 을 수신하여, 프레임 주기 신호 (111) 에 의해서 나타내는 하나의 프레임 주기에 대응하는 각각의 하나의 검출 지속 기간 동안 획득되는 카운트값 중 최대 카운트값 (FM) (313) 을 선택, 유지 및 출력시킨다. IN-N-프레임 최소값 유지 수단 (314) 은 N 프레임 주기 신호 (112) 및 최대 카운트값 (FM) (313) 을 수신하여, N 프레임 주기에 대응하는 각 샘플링 지속 기간 동안 획득되고 N 프레임 주기 신호 (112) 에 의해서 나타나는 최대 카운값 (FM) 중 최소 카운트값 (FS)(315) 을 선택, 유지 및 출력한다.
비교 수단 (316) 은 프레임 동기화 신호의 펄스폭이 11 비트 길이로하는 카운트값인 소정의 값 (FC) 과, in-N-프레임 최소 카운트값 유지 수단 (314) 에 유지된 최소 카운트값 (FS) (315) 을 비교한다. 최소 카운트값 (FS) 이 소정의 값 (FC) 보다 작은 경우, 비교 수단 (316) 은 출력 라인 (318) 을 활성화시킨다. 최소 카운트값 (FS) 이 소정의 값 (FC) 과 동일한 경우, 비교 수단 (316) 은 출력 라인 (319) 을 활성화시킨다. 최소 카운트값 (FS) 이 소정의 값 (FC) 보다 큰 경우, 비교 수단 (316) 은 출력 라인 (320) 을 활성화시킨다. 제어 수단 (305) 은 3 개의 출력 라인 (318, 319, 및 320) 을 수신하고 비트 동기화 클록 신호 생성 수단 (2) 으로 주파수 업다운 제어 신호 (31) 를 출력한다.
최소 카운트값 (FS) 이 소정의 값 (FC) 보다 큰 경우, 제어 수단 (317) 은 비트 동기화 클록 신호의 주파수가 낮아지도록 비트 동기화 클록 신호 생성 수단 (2) 의 발진 주파수를 감소시키기 위해 주파수 업다운 제어 신호 (31) 를 통해 비트 동기화 클록 신호 생성 수단을 제어한다. 반대로, 최소 카운트값 (FS) 이 소정의 값 (FC) 보다 작은 경우, 제어 수단 (317) 은 비트 동기화 클록 신호의 주파수를 상승시키도록 비트 동기화 클록 신호 생성 수단 (2) 의 발진 주파수를 증가시키기 위해 주파수 업다운 제어 신호 (31) 를 통해 비트 동기화 클록 신호 생성 수단을 제어한다. 최소 카운트값 (FS) 이 소정의 값 (FC) 과 동일한 경우, 제어 수단 (317) 은 비트 동기화 클록 신호의 주파수가 변경 없이 유지되도록 비트 동기화 클록 신호 생성 수단 (2) 의 발진 주파수를 유지하기 위해 주파수 업다운 제어 신호 (31) 를 통해 비트 동기화 클록 신호 생성 수단을 제어한다.
상술한 바로부터 알수 있는 바와 같이, 제 2 실시예는 매 프레임 주기 마다 최대 펄스폭을 샘플링하는 지속 기간이 프레임 주기 검출 수단 (1) 에 의해서 검출되는 프레임 주기에 N 배가 되고, 최소 펄스폭은 프레임 주기에 N 배에 대응하는 샘플링 지속 기간 동안 측정되는 최대 펄스폭중에서 선택되어 프레임 동기 신호의 측정된 펄스폭으로서 이용되는 점에서 제 1 실시예와 상이하다.
제 2 실시예에서, 각 프레임 주기에서 최대 퍼스폭을 검출하는 지속 기간이 프레임 주기에 N 배가 되기 때문에, 컴팩트 디스크의 기록 표면상의 스크래치에 기인하여 발생하는 손상된 기록 피트 때문에 프레임 동기화 신호의 펄스폭보다 큰 펄스폭을 갖는 신호가 검출된 경우에도, 프레임 동기화 신호의 카운트값으로서 N 프레임 주기의 샘플링 지속 기간 동안 획득된 in-프레임 최대 카운트값 중에서 최소 카운트값을 선택하여 이용함으로서, 손상으로 인해 큰펄스폭을 갖는 신호를 회피하는 것이 가능하며, 결과적으로, 정상적인 프레임 동기화 신호가 검출될 수 있다. 따라서, "N" 은 값이 클 필요가 없으며, 바람직하게는 "64" 이하이다. 는 결과를 가지고,
상술한 실시예에 포함된 각종 수단은 당해 분야에 숙력된 기술자에게 잘 이해됨으로서 디지털 신호 처리기로 구현되는 각종 기능에 의해서 실현되기 때문에, 상술한 실시예에서 그리고 도면에서 "수단" 으로서 표시된다. 그러나, 상술한 실시예에 포함된 각종 수단이 이산 회로에 의해서 구현될 수 있는 것은 당해 기술 분야에 숙련된 자에게 명백하다.
상술한 바에 의해서 알 수 있는 바와 같이, 본 발명에 따른 EFM 신호 프레임 주기 검출 수단은 EFM 신호를 117 로 주파수 분주시킴으로서 프레임주기에 대응하는 주기를 검출하도록 구성된다. 따라서, 매우 단순한 구조체를갖는 EFM 신호 프레임 주기 검출 수단을 구현하는 것이 가능하다.
또한, EFM 신호를 재생하기 위해 비트 생성 클록 신호의 주파수를 제어하는 본 발명에 따른 시스템에 의하면, EFM 신호를 임의의 재생 속도로 재생하는 것이 가능하다.
따라서, 특정 실시예를 참조하여 본 발명을 나타내고 설명했다. 그러나, 본 발명은 상세하게 설명된 구조체에 한정되지 않으며, 변경 및 수정은 첨부한 청구항의 범주내에서 이루어질 수도 있는 것으로 이해되어져야한다.
이상의 설명에 따르면, 본 발명은 종래 회로의 상술한 결함을 극복한, EFM 신호를 재생하기 위해 이용되는 비트 동기화 클록 신호를 획득하는 회로를 제공하고, 종래 기술에서 요구되는 지속 기간 보다 단축된 지속 기간 동안 EFM 신호 프레임 주기를 검출하는 것이 가능한 EFM 신호 프레임 주기 검출 회로를 제공하고, 임의의 재생 속도로 EFM 신호를 재생하기 위해 비트 동기화 클록 신호의 주파수를 제어하는 시스템을 제공한다.

Claims (6)

  1. EFM 신호를 수신하고 상기 수신된 EFM 신호의 프레임 주기를 나타내는 주기를 갖는 프레임 주기 신호로서 주파수 분주 신호를 출력하는 주파수 분주 수단을 구비하는 것을 특징으로 하는 EFM 신호 프레임 주기 검출 수단.
  2. 제 1 항에 있어서, 상기 주파수 분주 수단은 1/117 주파수 분주기인 것을 특징으로 하는 EFM 신호 프레임 주기 검출 수단.
  3. EFM 신호를 수신하고 상기 수신된 EFM 신호의 프레임 주기를 나타내는 주기를 갖는 프레임 주기 신호로서 주파수 분주 신호를 출력하는 주파수 분주 수단을 포함하는 EFM 신호 프레임 주기 검출 수단; 비트 동기화 클록 신호를 생성하는 비트 동기화 클록 신호 생성 수단; 및 상기 EFM 신호, 상기 프레임 주기 신호, 및 상기 비트 동기화 클록 신호를 수신하고, 상기 프레임 주기 신호에 의해서 정의된 각 프레임 주기에서, 상기 비트 동기화 클록 신호를 이용하여 상기 EFM 신호에 포함된 프레임 동기화 신호의 펄스폭을 카운팅하고, 상기 프레임 동기화 클록 신호의 상기 카운트된 펄스폭이 비트 동기화 클록 신호의 소정의 수에 대응하는 길이와 동일해지도록 상기 비트 동기화 클록 신호의 주파수를 조절하기 위해서 상기 비트 동기화 클록 신호 생성 수단을 제어하는 제어 수단을 구비하는 것을 특징으로 하는, EFM 신호 재생용 비트 동기화 클록 신호의 주파수 제어 시스템.
  4. 제 3 항에 있어서, 상기 제어 수단은, 상기 EFM 신호 및 상기 비트 동기화 클록 신호를 수신하여 상기 비트 동기화 클록 신호에 의해서 상기 EFM 신호의 하이 레벨 주기의 폭 및 로우 레벨 주기의 폭을 카운트하는 펄스폭 카운팅 수단; 상기 프레임 주기 신호 및 상기 펄스폭 카운팅 수단으로부터 출력된 카운트값을 수신하고, 상기 프레임 주기 신호에 의해서 나타나는 하나의 프레임 주기에 대응하는 각각의 하나의 검출 지속 기간 동안 획득된 카운트값 중 최대 카운트값을 선택하고 유지시키는 in-프레임 최대 카운트값 유지 수단; 소정의 값과 상기 in-프레임 최대 카운트값 유지 수단에 유지된 최대 카운트값을 비교하여 비교 결과 신호를 생성하는 비교 수단; 및 상기 비교 결과 신호를 수신하여 주파수 업다운 제어 신호를 상기 비트 동기화 클록 신호 생성 수단으로 출력하는 제어 수단을 포함하며,
    상기 최대 카운트값이 상기 소정의 값보다 큰 경우 상기 주파수 업다운 제어 신호는 상기 비트 동기화 클록 신호의 주파수를 감소시키도록 상기 비트 동기화 클록 신호 생성 수단에 지시하고, 상기 최대 카운트값이 상기 소정의 값보다 작은 경우 상기 주파수 업다운 제어 신호는 상기 비트 동기화 클록 신호의 주파수를 증가시키도록 상기 비트 동기화 클록 신호 생성 수단에 지시하는 것을 특징으로 하는, EFM 신호 재생용 비트 동기화 클록 신호의 주파수 제어 시스템.
  5. 제 3 항에 있어서, 상기 제어 수단은, 상기 EFM 신호 및 상기 비트 동기화 클록 신호를 수신하고 상기 비트 동기화 클록 신호에 의해서 상기 EFM 신호의 하이 레벨 주기의 폭 및 로우 레벨 주기의 폭을 카운팅하는 펄스폭 카운팅 수단; 상기 프레임 주기 신호 및 상기 펄스폭 카운팅 수단으로부터 출력된 카운트값을 수신하고, 상기 프레임 주기 신호에 의해서 나타나는 하나의 프레임 주기에 대응하는 각각의 하나의 검출 지속 기간 동안 획득된 상기 카운트값 중 최대 카운트값을 선택하고 유지하는 in-프레임 최대 카운트값 유지 수단; 매 프레임마다 상기 in-프레임 최대 카운트값 유지 수단으로부터 출력되는 최대 카운트값 및 상기 프레임 주기 신호를 수신하고, 상기 프레임 주기 신호에 의해서 나타나는 프레임 주기에 N 배에 대응하는 각각의 하나의 샘플링 지속 기간 동안 출력된 최대 카운트값 중 최소 카운트값을 선택하고 유지하는 in-N-프레임 최소값 유지 수단; 소정의 값과 상기 in-N-프레임 최소 카운트값 유지 수단에 유지된 최소 카운트값을 비교하여 비교 결과를 생성하는 비교 수단; 및 상기 비교 결과 신호를 수신하고 주파수 업다운 제어 신호를 상기 비트 동기화 클록 신호 생성 수단으로 출력하는 제어 수단을 포함하고,
    상기 최소 카운트값이 상기 소정의 값보다 큰 경우 상기 주파수 업다운 제어 신호는 상기 비트 동기화 클록 신호의 주파수를 감소시키도록 상기 비트 동기화 클록 신호 생성 수단에 지시하고, 상기 최소 카운트값이 상기 소정의 값보다 작은 경우 상기 비트 동기화 클록 신호의 주파수를 증가시키도록 상기 비트 동기화 클록 신호 생성 수단에 지시하는 것을 특징으로 하는, EFM 신호 재생용 비트 동기화 클록 신호의 주파수 제어 시스템.
  6. 제 5 항에 있어서, 상기 제어 수단은, 상기 샘플링 지속 기간을 정의 하기 위해 상기 프레임 주기 신호를 수신하고 상기 프레임 주기 신호의 주기에 N 배에 대응하는 주기를 갖는 N-프레임 주기 신호를 출력하는 검출 지속 기간 제어 수단을 더 포함하고, 상기 in-N-프레임 최소 카운트값 유지 수단이 상기 N-프레임 주기 신호를 수신하는 것을 특징으로 하는, EFM 신호 재생용 비트 동기화 클록 신호의 주파수 제어 시스템.
KR1019980023020A 1997-06-20 1998-06-18 Efm 신호 프레임 주기 검출 회로 및 efm 신호 재생용비트 동기화 클록 신호의 주파수 제어 시스템 KR100276742B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW519624B (en) * 2001-05-15 2003-02-01 Media Tek Inc Circuit for protecting synchronizing pattern
JP2003243988A (ja) * 2002-02-20 2003-08-29 Tadahiro Omi データ処理装置
CN1729528A (zh) * 2002-10-23 2006-02-01 松下电器产业株式会社 频率和相位控制装置以及最大似然解码器
KR100539260B1 (ko) * 2004-05-04 2005-12-27 삼성전자주식회사 적응적으로 ｅｆｍ 디모듈레이션 포인트를 재정렬하는ｅｆｍ 복조부를 갖는 기록 매체, 그 재생 장치 및 재생방법
JP2006325191A (ja) * 2005-04-22 2006-11-30 Matsushita Electric Ind Co Ltd 通信装置
DE102005032375A1 (de) * 2005-07-08 2007-04-12 Deutsche Thomson-Brandt Gmbh Demodulation eines Abtastsignals eines Speichermediums
FR2896368B1 (fr) * 2006-01-18 2008-03-14 Atmel Corp Appareil pour ameliorer l'efficacite du microprogramme pour une interface serie multitrame
DE102008031498B4 (de) 2008-07-03 2012-03-08 Infineon Technologies Ag Taktbestimmung eines Sensors
KR101967588B1 (ko) 2018-12-14 2019-08-13 주식회사 빅오이 물류 컨테이너 관리 시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3140431C2 (de) * 1980-10-13 1986-09-25 Hitachi, Ltd., Tokio/Tokyo Demodulatorschaltung zum Demodulieren eines modulierten Digitalsignals
GB2109593B (en) * 1981-09-30 1985-09-04 Hitachi Ltd Playback speed control system
JPS5856258A (ja) * 1981-09-30 1983-04-02 Hitachi Ltd 再生速度制御装置
JPS6083264A (ja) * 1983-10-14 1985-05-11 Nippon Gakki Seizo Kk フレ−ム同期したカウンタ回路
JP2712212B2 (ja) * 1987-12-23 1998-02-10 ソニー株式会社 同期信号の検出及び保護回路
NL8800151A (nl) * 1988-01-22 1989-08-16 Philips Nv Werkwijze en inrichting voor het optekenen van een informatiesignaal.
US5187699A (en) * 1988-01-22 1993-02-16 U.S. Philips Corporation Method and apparatus for successively recording two EFM-modulated signals enabling detection of boundary condition for transitioning between signals
JPH08167239A (ja) * 1994-12-07 1996-06-25 Sony Corp 再生装置及び回転サーボ回路
US5598396A (en) * 1995-02-15 1997-01-28 Matsushita Electric Industrial Co., Ltd. Optical disk reproducing apparatus
KR100190032B1 (ko) * 1996-03-30 1999-06-01 윤종용 Efm 데이타 복원용 클럭 발생방법 및 그 방법을 수행하는 위상동기 루프

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