KR100275731B1 - 반사방지막을이용한게이트전극의제조방법과,이를이용한셀프얼라인콘택형성방법 - Google Patents

반사방지막을이용한게이트전극의제조방법과,이를이용한셀프얼라인콘택형성방법 Download PDF

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Abstract

반사 방지막을 이용하여 충분한 절연 마진을 확보하는 게이트 전극 제조 방법 및 셀프얼라인 콘택 형성 방법에 관하여 개시한다. 본 발명에서는 게이트 전극 형성을 위한 도전층 위에 캡핑층을 형성하고, 상기 캡핑층 위에 반사 방지막을 형성한다. 상기 반사 방지막을 보호하기 위한 보호막을 상기 반사 방지막 위에 형성함으로써 게이트 전극을 형성하기 위한 식각 공정시 반사 방지막이 그대로 남아있게 하고, 이 남아 있는 반사 방지막과 층간절연막과의 식각 선택비를 이용하여 셀프얼라인 콘택을 형성하기 위한 식각 공정을 행하여 게이트 전극과 셀프얼라인 콘택과의 절연 마진을 확보한다.

Description

반사 방지막을 이용한 게이트 전극의 제조 방법과, 이를 이용한 셀프얼라인 콘택 형성 방법{Gate electrode and manufacturing method of the same and self-aligned contact using anti-reflective coating film}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반사 방지막을 이용하여 전극과 콘택 사이에 충분한 절연 마진을 확보하는 게이트 전극의 제조 방법과, 이를 이용한 셀프얼라인 콘택 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 배선의 폭 및 간격은 점차 작아져서 0.2μm 이하의 디자인 룰을 갖는 소자가 등장하고 있다. 이와 같은 미세 패턴을 갖는 소자를 제조하는 데 있어서 가장 어려운 문제중 하나는 포토리소그래피 공정시 얼라인 마진을 확보하기 어렵다는 것이다. 특히, 반도체 메모리 소자의 콘택의 미세화가 두드러지고 있으며, 현재의 사진 기술로는 미세화된 콘택을 형성하는 데 한계가 있다. 이와 같은 한계를 식각 기술로 극복하기 위한 기술이 개발되고 있으며, 이와 같이 개발된 대표적인 콘택 형성 방법이 셀프얼라인 콘택(self-aligned contact; SAC) 형성 방법이다.
SAC 형성 공정에서는 각 게이트 전극의 상면을 질화막으로 덮고, 게이트 전극의 양측에 질화막 스페이서를 형성하여 콘택이 형성될 부분을 미리 한정한 후, 산화막으로 이루어지는 층간절연막을 형성하고, 산화막과 질화막간의 높은 식각 선택비를 이용한 층간절연막 식각에 의하여 각 게이트 전극 사이에 콘택홀을 형성한다.
그러나, 종래의 SAC 형성 공정에서는 상기 콘택홀을 형성하기 위하여 산화막을 선택적으로 식각할 때 질화막 스페이서가 식각되는 것을 완전히 막을 수는 없다. 따라서, 산화막 식각을 위한 사진 공정에서 미스얼라인이 발생되면 게이트 전극의 모서리 부분에서 질화막이 부분적으로 식각되고, 미스얼라인 정도가 심하게 되면 게이트 전극과 콘택 사이에 유지되어야 하는 최소한의 절연 마진도 유지되기 어려울 정도로 질화막의 식각량이 많아져서 결국 게이트 전극과 콘택간에 쇼트(short)를 야기시키게 된다.
따라서, 작은 디자인 룰을 갖는 소자를 제조할 때 SAC 형성 공정에서 게이트 전극과 콘택간에 쇼트를 효과적으로 방지하기 위한 방법을 모색할 필요가 있다.
한편, 일반적으로 소자의 동작 속도를 고려하여 게이트 전극을 전기 전도도가 높은 물질로 형성할 필요가 있다. 이에 따라, 게이트 전극 구조로서 도핑된 폴리실리콘막 위에 금속 실리사이드막을 적층시킨 폴리사이드 구조를 주로 사용하고 있다. 이와 같은 구조를 채용하여 게이트 전극을 형성하는 경우에는 포토리소그래피 공정시 반사율이 높은 금속 실리사이드막으로부터의 난반사 영향을 줄이기 위하여 반사방지막(Anti-Reflective Coating Film)을 사용할 필요가 있다.
반사 방지막을 사용하여 게이트 전극을 형성하는 종래의 기술에서는 사용된 반사 방지막이 게이트 전극 형성을 위한 식각 공정시 전극 형성 물질의 식각과 동시에 제거되었다. 따라서, 이후의 포토리소그래피 공정에서는 상기 게이트 전극으로부터의 난반사 영향을 다시 받게 되고, 이를 피하기 위하여는 반사 방지막을 다시 형성할 수 밖에 없었다.
본 발명의 목적은 게이트 전극 형성을 위한 포토리소그래피 공정시 사용된 반사 방지막이 게이트 전극 형성 후에도 게이트 전극 위에 그대로 남게 함으로써 후속의 포토리소그래피 공정에서도 게이트 전극으로부터 난반사 영향을 받는 것을 방지할 수 있는 게이트 전극 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 SAC 형성을 위한 사진 식각 공정시 미스얼라인이 심하게 발생되는 경우에도, 게이트 전극과 콘택간의 절연 마진을 충분히 확보할 수 있는 SAC 형성 방법을 제공하는 것이다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 게이트 전극 및 SAC 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7 및 도 8은 본 발명에 따른 셀프얼라인 콘택 형성 방법에서 제2 포토레지스트 패턴이 미스얼라인된 경우를 예시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판, 12 : 필드 영역
20 ; 게이트 산화막, 22 : 도핑된 폴리실리콘막
24 : 금속 실리사이드막, 26 : 게이트 전극
32 : 캡핑층, 34 : 반사 방지막
36 : 보호막, 38 : 마스크 패턴
40 : 제1 포토레지스트 패턴, 50 : 스페이서
52 : 식각 저지층, 60 : 층간절연막
70 : 제2 포토레지스트 패턴, 72 : 미스얼라인된 포토레지스트 패턴
상기 목적을 달성하기 위하여, 본 발명에 따른 게이트 전극 형성 방법에서는 게이트 산화막이 형성된 반도체 기판상에 도핑된 폴리실리콘막과 금속 실리사이드막을 차례로 형성한다. 상기 금속 실리사이드막 위에 캡핑층을 형성한다. 상기 캡핑층 위에 반사 방지막을 형성한다. 상기 반사 방지막 위에 보호막을 형성한다. 포토리소그래피 공정에 의하여 상기 보호막, 반사 방지막 및 캡핑층을 차례로 식각하여 캡핑층 패턴, 반사 방지막 패턴 및 보호막 패턴으로 이루어지는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 하여 상기 금속 실리사이드막 및 도핑된 폴리실리콘막을 차례로 이방성 식각하여 상부에 캡핑층 패턴 및 반사 방지막 패턴이 적층되어 있는 폴리사이드 구조의 게이트 전극을 형성한다.
상기 캡핑층은 LPCVD(Low Pressure Chemical Vapor Deposition) 방법에 의하여 실리콘 질화막으로 형성된다.
상기 반사 방지막은 실리콘 산화질화막(silicon oxynitride film)으로 형성된다.
상기 보호막은 HTO(High Temperature Oxidation)막으로 형성된다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 셀프얼라인 콘택 형성 방법에서는 반도체 기판상에 도전층을 형성한다. 상기 도전층 위에 질화막으로 이루어지는 캡핑층을 형성한다. 상기 캡핑층 위에 반사 방지막을 형성한다. 상기 반사 방지막 위에 상기 반사 방지막을 보호하기 위한 보호막을 형성한다. 상기 보호막, 반사 방지막 및 캡핑층을 차례로 패터닝하여 캡핑층 패턴, 반사 방지막 패턴 및 보호막 패턴으로 이루어지는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 하여 상기 도전층을 식각하여 상부에 캡핑층 패턴 및 반사 방지막 패턴이 적층되어 있는 복수의 게이트 전극을 형성한다. 상기 각 게이트 전극, 캡핑층 패턴 및 반사 방지막 패턴의 측벽에 질화막 스페이서를 형성한다. 상기 스페이서가 형성된 결과물을 덮도록 산화막으로 이루어지는 층간절연막을 형성한다. 포토리소그래피 공정에 의하여 상기 층간절연막을 부분적으로 식각하여 상기 각 게이트 전극 사이에서 상기 스페이서 및 반도체 기판을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 도전 물질을 채워서 콘택을 형성한다.
상기 도전층은 도핑된 폴리실리콘막과 금속 실리사이드막의 적층 구조로 형성된다.
상기 반사 방지막은 실리콘 산화질화막(silicon oxynitride film)으로 형성된다.
상기 보호막은 HTO막으로 형성된다.
상기 층간절연막을 형성하기 전에 상기 스페이서가 형성된 결과물상에 상기 반도체 기판의 필드 영역을 보호하기 위한 식각 저지층을 형성할 수 있다. 이 때, 상기 층간절연막은 상기 식각저지층 위에 형성된다. 상기 식각 저지층은 실리콘 질화막으로 형성된다.
본 발명에 의하면, 게이트 전극을 보호하는 캡핑층이 반사 방지막으로 덮인다. 따라서, 게이트 전극 형성시 뿐 만 아니라 그 후속의 SAC 형성 공정 및 다이렉트 콘택 형성 공정에서도 상기 게이트 전극 위에 남아 있는 반사 방지막에 의하여 상기 게이트 전극 형성 물질로부터의 난반사 영향을 줄일 수 있다. 또한, SAC 형성을 위한 사진 공정시 미스얼라인이 발생하였더라도 반사 방지막에 의하여 캡핑층이 소모되는 것이 억제되어 게이트 전극과 SAC와의 절연 마진을 충분히 확보할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 게이트 전극 및 SAC 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 필드 영역(12)에 의하여 활성 영역이 한정된 반도체 기판(10)상에 게이트 산화막(20)을 약 60Å의 두께로 형성하고, 그 위에 도전층으로서 도핑된 폴리실리콘막(22)과 금속 실리사이드막(24)을 각각 약 1,000Å의 두께로 차례로 형성한다. 상기 금속 실리사이드막(24)으로는 예를 들면 텅스텐 실리사이드막, 타이타늄 실리사이드막, 코발트 실리사이드막 등이 사용될 수 있다.
이어서, 상기 금속 실리사이드막(24) 위에 캡핑층(32), 예를 들면 실리콘 질화막을 LPCVD(Low Pressure Chemical Vapor Deposition) 방법에 의하여 약 1,550Å의 두께로 형성하고, 상기 캡핑층(32) 위에 반사 방지막(34), 예를 들면 실리콘 산화질화막(silicon oxynitride film)을 약 600Å의 두께로 형성한다.
그 후, 상기 반사 방지막(34) 위에 보호막(36), 예를 들면 HTO(High Temperature Oxidation)막을 약 500Å의 두께로 형성한다. 상기 보호막(36)은 후속의 게이트 전극 형성을 위한 식각 공정시 상기 반사 방지막(34)이 제거되지 않도록 상기 반사 방지막(34)을 보호하는 역할을 한다. HTO로 이루어지는 상기 보호막(36)은 빛을 잘 투과시키므로 상기 보호막(36)이 상기 반사 방지막(34)을 덮고 있어도 반사 방지막(34)의 역할에는 전혀 영향을 미치지 않는다. 이와 같이, 상기 반사 방지막(34) 위에 반사 방지막(34)을 보호하기 위한 보호막(36)을 형성하므로, 상기 반사 방지막(34)을 필요 이상으로 두껍게 형성할 필요가 없다.
이어서, 상기 반도체 기판(10)상에서 게이트 전극이 형성될 영역을 덮는 제1 포토레지스트 패턴(40)을 상기 보호막(36) 위에 형성한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(40)을 식각 마스크로 하여 상기 보호막(36), 반사 방지막(34) 및 캡핑층(32)을 차례로 이방성 식각하여 캡핑층 패턴(32a), 반사 방지막 패턴(34a) 및 보호막 패턴(36a)으로 구성되는 마스크 패턴(38)을 형성한다. 그 후, 상기 제1 포토레지스트 패턴(40)을 제거한다.
도 3을 참조하면, 상기 마스크 패턴(38)을 식각 마스크로 하여 상기 금속 실리사이드막(24) 및 도핑된 폴리실리콘막(22)을 이방성 식각하여 도핑된 폴리실리콘막 패턴(22a) 및 금속 실리사이드막 패턴(24)으로 구성되는 폴리사이드 구조의 게이트 전극(26)을 형성한다. 이 때, 식각 공정에 의하여 상기 게이트 전극(26)이 형성됨과 동시에 상기 마스크 패턴(38)의 최상층인 보호막 패턴(36a)은 일부 소모되어 그두께가 얇아진다.
도 4를 참조하면, 상기 게이트 전극(26) 및 마스크 패턴(38)의 측벽에 질화막으로 이루어지는 스페이서(50)를 형성한다. 이를 위하여, 상기 게이트 전극(26) 및 마스크 패턴(38)이 형성된 반도체 기판(10)상에 실리콘 질화막을 약 700Å의 두께로 전면 증착하고, 이를 다시 에치백하여 상기 스페이서(50)를 남긴다. 이 때, 상기 보호막 패턴(36a)은 약간 더 소모되고 작은 두께만 남게 된다.
도 5를 참조하면, 도 4의 결과물 전면에 식각 저지층(52)을 약 100Å의 두께로 얇게 형성한다. 상기 식각 저지층(52)은 실리콘 질화막으로 형성한다. 상기 식각 저지층(52)을 형성하는 이유는 후속의 SAC 형성을 위한 층간절연막 식각 공정시 필드 영역(12) 내의 산화막이 식각에 의하여 소모되는 것을 방지하고 식각 공정의 여유도를 증가시키기 위한 것이며, 필요에 따라서 생략 가능하다.
이어서, 상기 결과물상에 산화막, 예를 들면 BPSG(boro-phospho-silicate glass)막을 형성하고, 이를 CMP(Chemical Mechanical Polishing) 공정에 의하여 평탄화하여 층간절연막(60)을 형성한다.
그 후, 상기 층간절연막(60) 위에 SAC 형성 영역을 한정하는 제2 포토레지스트 패턴(70)을 형성한다. 상기 제2 포토레지스트 패턴(70)은 서로 이웃하고 있는 각각의 게이트 전극(26) 사이의 영역에서 층간절연막(60)을 노출시킨다.
상기 게이트 전극(26)의 상부에는 캡핑층 패턴(32a) 위에 여전히 반사 방지막 패턴(34a)이 남아 있으므로, 상기 제2 포토레지스트 패턴(70)을 형성하는 데 있어서, 상기 게이트 전극(26)을 구성하는 금속 실리사이드막 패턴(24a)으로부터의 난반사 영향을 상기 반사 방지막 패턴(34a)에 의하여 줄일 수 있는 효과가 있다.
도 6을 참조하면, 상기 제2 포토레지스트 패턴(70)을 식각 마스크로 하여 상기 노출된 층간절연막(60) 및 그 하부의 식각 저지층(52)을 이방성 식각한다. 그 결과, 상기 게이트 전극(26)의 측벽에 형성된 스페이서(50) 및 반도체 기판(10) 표면을 노출시키는 콘택홀(H)을 갖춘 절연막 패턴(60a)이 얻어진다. 그 후, 상기 결과물상에 도전 물질을 채우고 에치백하면 상기 콘택홀(H) 내에 SAC가 형성된다. 이 때, 상기 식각 과정에서 스페이서(50)의 일부가 소모되더라도 상기 게이트 전극(26)과, 후속 공정에서 상기 콘택홀(H) 내에 도전 물질을 채워서 형성되는 SAC와의 사이에 절연 거리가 확보되어 충분한 절연 마진을 얻을 수 있다.
또한, 상기 콘택홀(H) 내에 SAC를 형성한 후에도 상기 게이트 전극(26)의 상부에는 캡핑층 패턴(32a) 위에 여전히 반사 방지막 패턴(34a)이 남아 있게 된다. 따라서, 후속 공정에서 상기 SAC 위에 상기 SAC를 통하여 상기 반도체 기판(10)의 활성 영역과 연결되는 다이렉트 콘택(direct contact)을 형성하기 위한 포토리소그래피 공정을 진행할 때, 상기 게이트 전극(26)을 구성하는 금속 실리사이드막 패턴(24a)으로부터의 난반사 영향을 상기 반사 방지막 패턴(34a)에 의하여 줄일 수 있는 효과가 있다.
도 7 및 도 8은 도 5를 참조하여 설명한 제2 포토레지스트 패턴(70) 형성 단계에서 미스얼라인이 발생된 경우를 예시한 단면도이다.
실제 공정에서는 정확하게 얼라인된 제2 포토레지스트 패턴(70) 대신 도 7에 도시한 바와 같이 측방향으로 소정 거리(W) 만큼 시프트된 상태로 미스얼라인된 포토레지스트 패턴(72)이 형성되는 경우가 대부분이다. 도 7에는 포토레지스트 패턴이 우측으로 시프트된 경우를 예시하였다.
본 발명의 방법에 따르면, SAC 형성을 위한 층간절연막 식각 단계에서 게이트 전극(26)을 덮는 캡핑층 패턴(32a) 위에 반사 방지막 패턴(34a)이 남아 있고, 상기 반사 방지막 패턴(34a)을 구성하는 실리콘 산화질화막은 상기 층간절연막(60)을 구성하는 산화막에 대하여 높은 식각 선택비를 제공한다. 따라서, 도 7의 경우와 같이 미스얼라인된 포토레지스트 패턴(72)이 형성된 경우에도, SAC 형성을 위한 층간절연막 식각 공정시에 상기 반사 방지막 패턴(34a)에 의하여 상기 캡핑층 패턴(32a)이 식각되는 것이 억제되고, 상기 반사 방지막 패턴(34a)의 노출된 부분이 식각되더라도 그 식각 속도가 산화막 식각 속도에 비하여 매우 느리다. 따라서, 상기 게이트 전극(26)을 덮는 캡핑층 패턴(32a)의 식각에 의한 소모량이 매우 적어진다.
그 결과, 상기 미스얼라인된 포토레지스트 패턴(72)을 사용하여 SAC 형성을 위한 이방성 식각을 행하여 도 8에서와 같이 콘택홀(H')을 갖춘 층간절연막 패턴(60b)을 형성하였을 때, 상기 게이트 전극(26)을 보호하는 상기 캡핑층 패턴(32a) 및 스페이서(50)가 소량 밖에 소모되지 않는다. 따라서, 상기 게이트 전극(50)과 상기 콘택홀(H') 내에 형성되는 SAC와의 절연 마진을 충분히 확보할 수 있다.
상기한 바와 같이, 본 발명에 의하면 게이트 전극을 형성할 때 난반사 영향을 줄이기 위하여 사용된 반사 방지막이 상기 게이트 전극이 형성된 후에도 제거되지 않고 남아 있게 된다. 따라서, 상기 반사 방지막이 남아 있는 상태로 후속 공정을 진행하게 되므로, 각각의 게이트 전극 사이에 SAC를 형성하기 위한 포토리소그래피 공정을 진행할 때 뿐 만 아니라 SAC 위에 다이렉트 콘택을 형성하기 위한 포토리소그래피 공정을 진행할 때에도 상기 게이트 전극 위에 남아 있는 반사 방지막에 의하여 상기 게이트 전극 형성 물질로부터의 난반사 영향을 줄일 수 있다.
또한, 게이트 전극을 보호하는 캡핑층이 산화막에 대하여 높은 식각 선택비를 제공하는 물질로 이루어지는 반사 방지막으로 덮여 있으므로, 0.2μm 이하의 디자인 룰을 가지는 고집적 반도체 소자에 필요한 SAC를 각 게이트 전극 사이에 형성하기 위하여 층간절연막으로 사용되는 산화막을 식각할 때, 식각 마스크 형성을 위한 사진 공정시 미스얼라인이 발생하였더라도 산화막에 대하여 높은 식각 선택비를 제공하는 물질로 이루어지는 반사 방지막에 의하여 캡핑층이 소모되는 것이 억제됨으로써, 게이트 전극과 SAC와의 절연 마진을 충분히 확보할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (11)

  1. (a) 게이트 산화막이 형성된 반도체 기판상에 도핑된 폴리실리콘막과 금속 실리사이드막을 차례로 형성하는 단계와,
    (b) 상기 금속 실리사이드막 위에 캡핑층을 형성하는 단계와,
    (c) 상기 캡핑층 위에 반사 방지막을 형성하는 단계와,
    (d) 상기 반사 방지막 위에 보호막을 형성하는 단계와,
    (e) 포토리소그래피 공정에 의하여 상기 보호막, 반사 방지막 및 캡핑층을 차례로 식각하여 캡핑층 패턴, 반사 방지막 패턴 및 보호막 패턴으로 이루어지는 마스크 패턴을 형성하는 단계와,
    (f) 상기 마스크 패턴을 식각 마스크로 하여 상기 금속 실리사이드막 및 도핑된 폴리실리콘막을 차례로 이방성 식각하여 상부에 캡핑층 패턴 및 반사 방지막 패턴이 적층되어 있는 폴리사이드 구조의 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 단계 (b)에서 상기 캡핑층은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  3. 제2항에 있어서, 상기 실리콘 질화막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  4. 제1항에 있어서, 상기 단계 (c)에서 상기 반사 방지막은 실리콘 산화질화막(silicon oxynitride film)으로 형성되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  5. 제1항에 있어서, 상기 단계 (d)에서 상기 보호막은 HTO(High Temperature Oxidation)막으로 형성되는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  6. (a) 반도체 기판상에 도전층을 형성하는 단계와,
    (b) 상기 도전층 위에 질화막으로 이루어지는 캡핑층을 형성하는 단계와,
    (c) 상기 캡핑층 위에 반사 방지막을 형성하는 단계와,
    (d) 상기 반사 방지막 위에 상기 반사 방지막을 보호하기 위한 보호막을 형성하는 단계와,
    (e) 상기 보호막, 반사 방지막 및 캡핑층을 차례로 패터닝하여 캡핑층 패턴, 반사 방지막 패턴 및 보호막 패턴으로 이루어지는 마스크 패턴을 형성하는 단계와,
    (f) 상기 마스크 패턴을 식각 마스크로 하여 상기 도전층을 식각하여 상부에 캡핑층 패턴 및 반사 방지막 패턴이 적층되어 있는 복수의 게이트 전극을 형성하는 단계와,
    (g) 상기 각 게이트 전극, 캡핑층 패턴 및 반사 방지막 패턴의 측벽에 질화막 스페이서를 형성하는 단계와,
    (h) 상기 스페이서가 형성된 결과물을 덮도록 산화막으로 이루어지는 층간절연막을 형성하는 단계와,
    (i) 포토리소그래피 공정에 의하여 상기 층간절연막을 부분적으로 식각하여 상기 각 게이트 전극 사이에서 상기 스페이서 및 반도체 기판을 노출시키는 콘택홀을 형성하는 단계와,
    (j) 상기 콘택홀 내에 도전 물질을 채워서 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 셀프얼라인 콘택 형성 방법.
  7. 제6항에 있어서, 상기 단계 (a)에서 상기 도전층은 도핑된 폴리실리콘막과 금속 실리사이드막의 적층 구조로 형성되는 것을 특징으로 하는 반도체 장치의 셀프얼라인 콘택 형성 방법.
  8. 제6항에 있어서, 상기 단계 (c)에서 상기 반사 방지막은 실리콘 산화질화막(silicon oxynitride film)으로 형성되는 것을 특징으로 하는 반도체 장치의 셀프얼라인 콘택 형성 방법.
  9. 제6항에 있어서, 상기 단계 (d)에서 상기 보호막은 HTO막으로 형성되는 것을 특징으로 하는 반도체 장치의 셀프얼라인 콘택 형성 방법.
  10. 제6항에 있어서,
    상기 단계 (h)는 상기 층간절연막을 형성하기 전에 상기 스페이서가 형성된 결과물상에 상기 반도체 기판의 필드 영역을 보호하기 위한 식각 저지층을 형성하는 단계를 포함하고,
    상기 층간절연막은 상기 식각저지층 위에 형성하는 것을 특징으로 하는 반도체 장치의 셀프얼라인 콘택 형성 방법.
  11. 제10항에 있어서, 상기 식각 저지층은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 셀프얼라인 콘택 형성 방법.
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