KR100275319B1 - 회로기판및그의제조방법 - Google Patents

회로기판및그의제조방법 Download PDF

Info

Publication number
KR100275319B1
KR100275319B1 KR1019970041230A KR19970041230A KR100275319B1 KR 100275319 B1 KR100275319 B1 KR 100275319B1 KR 1019970041230 A KR1019970041230 A KR 1019970041230A KR 19970041230 A KR19970041230 A KR 19970041230A KR 100275319 B1 KR100275319 B1 KR 100275319B1
Authority
KR
South Korea
Prior art keywords
solder mask
circuit board
substrate
conductive traces
semi
Prior art date
Application number
KR1019970041230A
Other languages
English (en)
Other versions
KR19980019024A (ko
Inventor
샤우 웨이 리
포 링 리
안토니 이 팬작
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 클라크 3세 존 엠., 내셔널 세미콘덕터 코포레이션 filed Critical 클라크 3세 존 엠.
Publication of KR19980019024A publication Critical patent/KR19980019024A/ko
Application granted granted Critical
Publication of KR100275319B1 publication Critical patent/KR100275319B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1316—Moulded encapsulation of mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 소자를 패키징에 사용하는 회로기판을 제조하는 방법을 개시한다. 상기 회로기판은 한 쪽면 이상에 패턴된 복수의 도전성 트레이스들을 가지며, 반접착성 솔더 마스크가 상기 회로기판의 외측부에 놓이는 도전성 트레이스들 둘레와 위쪽에 적용된다. 그러므로, 상기 회로기판의 중심부는 반접착성 솔더 마스크 재료로 덮히지 않는다. 그 결과, 상기 회로기판 및 도전성 트레이스들의 덮히지 않은 중심부는 반접착성 솔더 마스크로 덮힌 외측부보다 실질적으로 보다 접착성있는 표면 영역을 제공한다.

Description

회로기판 및 그의 제조 방법{CIRCUIT BOARD AND METHOD FOR MAKING THE SAME}
본 발명은 일반적으로 집적회로의 패키징에 관한 것이다. 보다 상세하게, 본 발명은 패키지된 반도체 소자에 사용되는 회로기판 디자인에 관한 것이다.
반도체 패키징은 반도체 제조에서 중요한 단계이다. 비록 많은 유용한 패키징 구성이 있지만, 여전히 개선의 여지가 있다. 예를 들어, 통상적인 패키징 구성은 (a) 기판의 디자인 및 제조 (b) 상기 기판에 대한 도전성 트레이스의 디자인 및 적용 (c) 상기 기판에 대한 반도체 다이의 부착 (d) 반도체 다이의 인케이싱을 포함하는 다수의 개별적인 제조 공정을 필요로 한다. 주지된 바와 같이, 제조 공정의 각 단계는 일반적으로 상세한 설명을 필요로 한다. 따라서, 현재의 패키징 향상은 현재의 제조 공정을 개선하고 능률화하는 것에 역점을 둔다.
반도체 다이를 인케이싱하는 많은 방법이 있지만, 높은 보호성, 내구성 및 저비용 때문에 단단하게 몰드된 플라스틱 밀봉(hard molded plastic encapsulation) 이 가장 흔하게 이용된다. 유사하게, 반도체 다이 위에 플라스틱 밀봉재를 적용하는 통상적인 2 가지 방법이 있다. 제 1 방법은, 덜 흔하지만, ″상부 게이트(top gate)″ 적용이라고 불리운다. 제 2 방법은, 보다 흔하며, ″하부 게이트(bottom gate)″ 적용이라고 불리운다. 어느 적용 방법도, 반도체 다이가 기판에 부착된 후에 플라스틱 밀봉재가 액체 형태로 상기 기판상에 적용된다.
도 1a 는 반도체 다이 (20) 상에 액상 플라스틱 밀봉재 (30) 를 적용하는 데 사용되는 플라스틱 볼 그리드 어레이 (PBGA) 형 패키지 및 주입 메카니즘을 도시하고 있다. 일반적으로, 도 1 의 PBGA 패키지는 회로기판 (16) 을 포함하며, 다수의 도전성 트레이스들이 상기 기판의 상부면 및 하부면에 걸쳐 패턴되어 있다. 통상적으로, 도전성 경로가 설치되어 상부면 및 하부면 사이에 도전성 경로를 만든다. 이런 식으로, 상부면상의 반도체 다이와 하부면에 형성되고 부착되어 있는 복수의 솔더 볼(solder ball) (12) 사이가 도전될 수 있다. 당 분야에 주지된 바와 같이, 기판 (16) 은 통상적으로 상부면상에 형성되는 솔더 마스크 (18) 및 하부면에 형성되는 솔더 마스크 (14) 를 포함하여 패키징 공정 동안 및 실제 사용 동안 도전성 트레이스들을 보호한다. 솔더 마스크가 적용된 후, 반도체 다이 (20) 는 와이어 결합 (22) 에 의해 선택된 도전성 트레이스들에 상호접속된다.
일단 와이어 결합 (22) 에 의해 적절하게 상호접속되면, 원통형 컨테이너 (28) 내에 저장되어 있는 액상 플라스틱 밀봉재 (30) 가 솔더 마스크 (18) 위쪽에 놓인 주형 (24) 내부로 주입된다. 예를 들어, 플라스틱 밀봉재 (30) 의 주입은 통상적으로 피스톤 (34) 을 사용하여 촉진되며, 상기 피스톤은 원통형 컨테이너 (28) 의 하부에 힘을 전달하도록 구성되어 있다. 힘을 가하기 전에, 플라스틱 밀봉재 (30) 는 적절한 온도 (예를 들어, 185 ℃) 로 가열된다. 이런 식으로, 플라스틱 밀봉재 (30) 는 주입 포트 (32) 를 통하여 다이 (20) 및 솔더 마스크 (18) 내부와 위로 흘러들며, 상기 주입 포트는 ″상부 게이트″ 배열로부터 플라스틱의 흐름을 전달한다.
비록 상기 인케이싱 공정이 잘 되어도, 플라스틱 밀봉재 (30) 와 솔더 마스크 (18) 사이의 접착은 통상적으로 매우 불량하고, 이러한 불량에 의해 회로 동작이 중단될 수도 있다. 예를 들어, 만일 플라스틱 밀봉재 (30) 와 솔더 마스크 (18) 사이에 부적절한 즉, 약한 접착성 밀봉이 이루어지면, 솔더 마스크 위에 적용된 밀봉재 (25) (예를 들어, 주형 (24) 이 제거된 후의 결과물) 가 떨어질 수도 있다. 물론, 부분적인 분리도 다이를 손상시킬 수 있고 잠재적으로 다이 (20) 에서 와이어 결합 (22) 을 끊을 수도 있다.
솔더 마스크 (18) 의 불량한 접착때문에 다수의 우수한 접착성 솔더 마스크가 도입되게 되었다. 예를 들어, 우수한 접착성 솔더 마스크에는 일본 다이요(Taiyo) 제 PSR4000-AUS5 및 PSR4000-AUS8 과 같은 액상 포토 이미저블 (liquid photo imagable ;LPI) 재료가 포함된다. 결과적으로, 이들 LPI 솔더 마스크 재료는 밀봉재 (25) 와 회로기판 (16) 을 결합시키는 우수한 능력 때문에 사용된다.
도 1b 는 ″하부 게이트″ 공정을 통하여 적용되는 플라스틱 밀봉재 (30) 를 나타낸다. 상술된 바와 같이, 현재의 기술에서 솔더 마스크가 보다 접착성있게 개선되었으므로 밀봉재 (25) 는 솔더 마스크에 잘 접착될 것이다. 불행히도, 플라스틱 밀봉재 (30) 를 적용하는 동안 개선된 접착성에 의해 새로운 문제점가 발생한다. 즉, 플라스틱 밀봉재 (30) 가 하부 게이트 공정을 사용하여 다이 (20) 위로 흘러들어갈 때, 상기 플라스틱 밀봉재 (30) 는 게이트 영역 둘레에도 접착될 것이다.
당 분야에 주지된 바와 같이, 게이트 영역은 상부면 영역을 일컫는 데, 액상 플라스틱 밀봉재 (30) 가 전달되는 동안 주입 포트 (32) 는 상기 상부면에 놓인다. 때때로, 바람직하지 않게 잉여 밀봉재 (30) 가 소망되지 않은 게이트 영역에 남아 굳어진다. 따라서, 이러한 잉여 밀봉재는 패키징 단계의 일부로써 제거되어야 한다 (″디-게이팅(de-gating)″ 이라 지칭). 그러나, 현재의 기술에서 솔더 마스크가 밀봉재 (30) 와 솔더 마스크 (18) 사이에 개선된 접착성을 제공하기 때문에, 디-게이팅 공정에 의해 솔더 마스크의 영역이 부주의하게 제거될 수 있다. 이러한 일이 발생하면, 솔더 마스크 (18) 아래의 도전성 트레이스들이 노출되거나, 회로기판 (16) 이 일어나거나, 또는 심지어 찢기기도 한다. 물론, 만일 도전성 트레이스들이 노출되면, 회로 단락 또는 부주의한 상호접속에 의해 패키지된 장치의 정상적인 동작이 간섭될 수 있다.
이러한 문제점을 해결하려는 종래의 시도는 회로기판 (16) 상에 금 도금된 패턴 (26) 을 첨가하는 것이었다. 도 1b 및 도 1c 에 도시된 바와 같이, 금 도금된 패턴 (26) 은 통상적으로 플라스틱 밀봉재 (30) 의 ″하부 게이트″ 공정 동안 주입 포트 (32) 가 머무르는 게이트 영역 주위에서 디자인된다. 이러한 방법으로, 만일 잉여 플라스틱 밀봉재 (30) 가 금 도금된 패턴 (26) 위에 남아 굳어진다면, 잉여 밀봉재를 제거하는 것이 솔더 마스크에 손상을 주지도 않고 금 도금된 패턴 (26) 근방에 패턴된 도전성 트레이스 (23) 들을 노출시키지도 않는다.
비록 금 도금된 패턴 (26) 이 디-게이팅 공정 동안 아래에 놓이는 솔더 마스크를 적절하게 보호하지만, 도전성 트레이스들은 통상적으로 금 도금된 패턴 (25) 아래에서 회피되어 있다. 이것은 금 도금된 패턴 (26) 이 패키지된 반도체 소자의 도전성 트레이스를 위한 경로 영역(routing area)을 차지하기 때문이다. 게다가, 게이트 영역내의 커다란 금 도금 영역은 각각의 반도체 다이를 패키징하는 것과 연관된 비용을 일반적으로 증가시킨다. 그 결과, 전체적인 반도체 패키지 비용이 증가하게 된다.
상술된 관점에서 알 수 있듯이, 개선된 패키징 배열 및 방법에 대하여 인케이싱 재료와 회로기판 사이에 우수한 접착을 제공하면서 게이트 영역 주위의 잉여 인케이싱 재료의 제거를 용이하게 할 필요가 있다.
본 발명의 목적을 달성하기 위하여, 반도체 소자를 패키징하는 데 사용하기 위한 개선된 회로기판을 개시한다. 상기 회로기판은 기판 표면상에 패턴되어 있는 다수의 도전성 트레이스들을 갖는 기판을 포함한다. 그 다음으로, 반접착성 솔더 마스크는 기판의 외측부 둘레로 링이 정의되도록 도전성 트레이스의 적어도 일부분에 걸쳐 배치된다. 이러한 방법에 의해, 기판의 중심부가 노출되고 솔더 마스크 재료를 함유하지 않게 된다.
양호한 실시예에서, 반접착성 솔더 마스크는 기판의 상부 표면의 둘레를 덮는다. 다양한 양호한 실시예에서, 상기 솔더 마스크는 폴리이미드를 구성하는 군(君) 으로부터 선택되며, 건조막 솔더 마스크인 것이 바람직하다.
본 발명의 다른 양태에서는, 반도체 패키징에 사용하는 회로기판을 제조하는 방법을 개시한다. 상기 방법은 그 위에 패턴된 다수의 도전성 트레이스들을 갖는 기판을 제공하는 것을 포함한다. 반접착성 솔더 마스크는 기판의 외측부 둘레로 사실상 링을 정의하도록 도전성 트레이스들 위로 적어도 부분적으로 적용되고, 기판의 중심부가 노출되어 적용된 솔더 마스크를 함유하게 않게 된다. 이러한 방법으로, 인케이싱 재료는, 인케이싱 재료가 솔더 마스크에 접착되지 못하게 방지하면서 하부 게이트 공정을 통하여 중심부에 걸쳐 적용될 수 있다.
본 발명의 다른 실시예에서는, 패키지된 반도체 소자에 사용하기 위한 회로기판이 개시된다. 상기 회로기판은 그위에 위치되는 다수의 도전성 트레이스들을 갖는 기판을 포함하는 것이 바람직하다. 그 다음으로, 솔더 마스크는 다수의 도전성 트레이스 팁만을 노출시킨 채 사실상 도전성 트레이스들을 거의 덮도록 기판상에 위치된다. 그 다음으로, 반접착성 솔더 마스크 패턴이 게이트 영역의 위치에서 솔더 마스크상에 위치된다. 도전성 트레이스들은 반접착성 게이트 영역 아래에서 상기 도전성 트레이스들을 통하여 전송되는 신호를 간섭함없이 패턴될 수 있는 장점이 있다.
도 1a 는 플라스틱 볼 그리드 어레이(PBGA)형 패키지 및 액상 플라스틱 밀봉재를 적용하는 데 사용되는 주입 메카니즘을 나타내는 도.
도 1b 는 ″하부 게이트″ 공정을 통하여 적용된 액상 플라스틱 밀봉재를 나타내는 도.
도 1c 는 금 도금된(gold plated) 게이트 영역을 갖는 패키지된 반도체 장치의 평면도.
도 2a 는 본 발명의 일실시예에 따른 복수의 패턴된 도전성 트레이스들을 갖는 회로기판의 평면도.
도 2b 는 본 발명의 일실시예에 따른 도 2a 의 회로기판을 제조하는 데 사용되는 다중 기판 패널의 평면도.
도 3 은 본 발명의 일실시예에 따른 반접착성 솔더 마스크를 적용한 후의 도 2a 의 회로기판의 평면도.
도 4 는 본 발명의 일실시예에 따른 회로기판에 반도체 다이를 적용한 후의 도 3 의 회로기판의 평면도.
도 5 는 본 발명의 일실시예에 따른 회로기판의 중심부가 밀봉재로 둘러싸인 후의 도 4 의 회로기판의 평면도.
도 6 은 본 발명의 일실시예에 따른 회로기판의 중심부에 형성된 밀봉재를 나타내는 도 5 의 개략적인 단면도.
도 7 은 본 발명의 일실시예에 따른 반접착성 게이트 영역 및 종래의 솔더 마스크 재료를 갖는 선택적인 실시예를 예시하는 도.
*도면의 주요부분에 대한 부호의 설명*
12 : 솔더 볼 14 , 18 : 솔더 마스크
16 , 200 : 회로기판 20 : 반도체 다이
22 : 와이어 결합 24 : 주형
25 : 밀봉재 26 : 금 도금된 패턴
28 : 원통형 컨테이너 30 : 액상 플라스틱 밀봉재
32 : 주입 포트 34 : 피스톤
116 : 제 1 표면 201 : 패널
202 : 도전성 트레이스 203 : 도전성 비아
204 : 다이 부착 영역 208 : I/O 패드
218 , 218' : 솔더 마스크 219 : 제 2 솔더마스크
220 : 반도체 다이 222 : 와이어 결합
224 : 밀봉재 252 : 게이트 영역
도 1a 내지 도 1c 는 종래의 여러 회로기판 디자인과 관련된 몇몇 단점을 지적하는 것 이상을 설명했다.
대강 말하자면, 본 발명은 회로기판 및 반도체 소자들을 패키징할 때 사용하기 위한 회로기판을 제조하는 방법을 제공하는 것이다. 일실시예에서, 상기 회로기판은 반도체 다이 (die) 및 다수의 도전성 트레이스를 접수하도록 구성된 적어도 제 1 표면 영역을 갖는다. 상기 회로기판은 기판의 외측부 둘레로 패턴되는 도전성 트레이스들을 보호하도록 구성된 반접착성 솔더 마스크를 갖는다. 이런 방법으로, 제 1 표면 영역의 중심부는 회로기판 및 도전성 트레이스들을 노출된 채로 남기는 반접착성 솔더 마스크에 의해 덮히지 않은 채로 남을 것이다. 덮히지 않은 회로기판 및 도전성 트레이스들은 반접착성 솔더 마스크로 덮힌 외측부보다 실질적으로 접착성이 있는 표면 영역을 제공하는 장점을 갖는다.
그러므로, 반도체 다이 및 반도체 다이와 연관된 상호접속부들이 밀봉될 때, 밀봉재는 상부 표면의 중심부와 안정한 결합을 형성할 것이다. 게다가, 상기 밀봉재는 주변의 솔더 마스크에 위험하게 접착됨이 없이 종래의 하부 게이트 공정을 사용하여 회로기판의 중심부 내부로 주입될 수 있다. 예를 들어, 솔더 마스크가 반접착성으로 선택되면, 게이트 영역에 걸쳐 형성되고 단단해지는 잉여 밀봉재는 위험하게 솔더 마스크의 일부분을 들어올리거나 또는 아래의 도전성 트레이스들의 일부분을 들어올리는 문제를 일으키지 않고 효과적으로 제거될 수 있다. 본 발명은 도 2a 내지 도 7 을 참조하여 보다 상세하게 설명된다.
도 2a 는 제 1 표면 (116) 상에 패턴되어 있는 다수의 도전성 트레이스들 (202) 을 갖는 회로기판 (200) 의 상부 표면을 예시하는 다이어그램이다. 일반적으로, 도전성 트레이스 (202) 는, 뒤이어 다이 부착 영역 (204) 에 부착된 반도체 다이를 상호접속하는데 적당한 임의의 배열이 되도록 패턴될 수 있다. 예를 들어, 도전성 트레이스 (202) (예를 들어, 통상적으로는 구리) 들은 제 1 표면 (116) 에 부착된 반도체 다이와 솔더 볼 그리드 어레이를 갖는 하부 표면 (도시되지 않음) 을 상호접속하도록 배열될 수 있다. 통상적으로, 도전성 트레이스 (202) 들은 다수의 도전성 경로 (203) 를 통하여 하부 표면에 접속된다. 이러한 종류의 패키징 배열은 플라스틱 볼 그리드 어레이 (PBGA) 라고 일컬어지고, 다수의 입력/출력 (I/O) 상호접속부를 갖는 반도체 다이를 다루는 데 특히 적절하다. 게다가, 도전성 트레이스 (202) 들은 적절한 개수의 트레이스들이 패키지되는 반도체 다이에 대하여 활용가능하게 만들어지도록 디자인되어야 한다. 이러한 방법으로, 패키지된 소자의 내부와 외부로의 도전성 경로가 반도체 다이 위의 각각의 I/O 패드에 제공된다. 그러므로, 도시된 도전성 트레이스 (202) 들의 반지름 방향 디자인은 단지 예시적인 목적뿐이란 것을 이해해야 한다.
회로기판 (200) 은 집적 회로를 패키징하는 데 적당한 임의의 개수의 재료를 사용하여 제조될 수 있다. 하나의 적당한 회로기판 (200) 의 재료로는 비스말리미드 트리아진 (bismalimide triagine ; BT) 수지가 있다. 게다가, 회로기판 (200) 은 통상적으로 다중 기판 패널 배열로 제조된다는 것은 당 분야의 당업자에게 명확해야 한다. 예를 들어, 도 2b 는 특별한 패키징 공정 후 또는 패키징 공정의 완료시에 (예를 들어, 밀봉과 마킹 이후) 분리될 수 있는 5 개의 개별적인 ″인-라인(in-line)″ 회로기판 (200) 을 예시적으로 포함하는 다중 기판 패널 (201) 을 나타낸다. 이러한 것은 패키징 처리량을 증가시키고 제조하는 동안 동시에 다중 기판을 다루기 용이하도록 행해진다. 물론, 다중 기판 패널은 임의의 개수의 개별적인 회로기판 (200) 을 포함하도록 축소되거나 또는 확대될 수 있다.
도 3 은 솔더 마스크 (218) 를 적용한 후의 도 2a 의 회로기판 (200) 을 나타낸다. 솔더 마스크 (218) 는 임의의 적당한 패터닝 기술을 이용하여 적용될 수 있다. 예를 들어, 일단 솔더 마스크 (218) 재료가 적용되면, 그것은 마스크되고 방사(radiation)에 노출된다. 그리고, 방사로부터 보호되지 않은 솔더 마스크 (218) 재료들의 영역이 제거된다.
게다가, 솔더 마스크 (218) 는 회로기판 (200) 의 폭의 대략 1 내지 20 퍼센트의 링 폭을 갖는 것이 바람직하다. 보다 바람직하게는, 상기 링 폭은 회로기판 (200) 의 폭의 대략 2 내지 15 퍼센트이고, 가장 바람직하게는, 상기 링 폭은 회로기판 (200) 의 폭의 대략 5 퍼센트이다. 이러한 방법으로, 솔더 마스크 (218) 는, 중심부가 보호되지 않은 채로 회로 기판 (200) 의 외측 영역 근방의 도전성 트레이스들 (202) 를 보호한 후 도전성 트레이스들의 나머지 및 뒤이어 부착된 반도체 다이를 보호하기 위하여 상기 중심부에 걸쳐 인케이싱이 적용된다. 게다가, 솔더 마스크 (218) 는 제 1 표면 (116) 의 대략 5 내지 30 퍼센트를 덮는 것이 바람직하고, 가장 바람직하게는 대략 10 퍼센트이다.
솔더 마스크 (218) 는 인케이싱 재료에 대해서 본래 반접착성이도록 선택되는 것이 바람직하고, 반면에 또한 회로기판 (200) 및 아래의 도전성 트레이스 (202) 들의 세그먼트에 견고하게 결합되도록 충분히 접착성인 것이 바람직하다. 적절한 솔더 마스크 (218) 재료로는 폴리이미드 합성물이 바람직하다. 예를 들어, 적절한 폴리이미드 화합물은 델라웨어, 윌밍턴의 (주) 듀퐁에서 구할 수 있다. 당 분야의 당 업자에게 명백하듯이, 다른 적절한 반접착성 솔더 마스크 재료들은 건조막 마스킹 재료도 포함할 수 있다.
기능면에서, 솔더 마스크 (218) 는 도전성 트레이스 (202) 들의 일부분에 걸쳐 절연층을 제공하므로 중심부가 밀봉재로 채워진 후 전기적인 신호들은 부주의한 접촉으로부터 보호된다. 아래에 보다 상세하게 설명되는 바와 같이, 반접착성 마스크 (218) 는 ″하부 게이트″ 배열을 통한 인케이싱 재료의 적용에 적절하다는 장점이 있다. 예를 들어, 잉여 밀봉재가 남아 게이트 영역 둘레와 근방에서 굳어질 때, 솔더 마스크 (218) 는 밀봉재와 단단한 결합을 형성하지 않기 때문에, 상기 밀봉재의 제거 (즉, 디-게이팅 (de-gating)) 는 사실상 용이하게 될 것이다. 그러므로, 밀봉재가 게이트 영역으로부터 들어올려질 때, 솔더 마스크 (218) 재료는 거의 그대로 남는다. 즉, 솔더 마스크 (218) 재료는 임의의 잉여 밀봉재가 들어올려진 후에도 회로기판 (200) 의 둘레에 놓이는 도전성 트레이스 (202) 들의 일부분상에 위치되어 남는다.
밀봉재가 주입되는 게이트 영역의 위치는 사전에 정해지지 않는다는 추가적인 장점을 본 실시예는 갖는다. 예를 들어, 발명의 기술 분야에서 설명한 바와 같이, 어떤 엔터티들은 구체적으로 밀봉재가 중심부 내부로 주입될 예정인 특정한 코너를 식별한다. 일단 코너가 게이트 영역으로 식별되면, 상기 코너는 디-게이팅 공정을 촉진하도록 금 도금된다. 대조적으로, 상기 실시예에서는 반접착성 마스크 (218) 로 덮힌 임의의 측면 또는 코너로부터 회로기판 (200) 의 중심 영역 내부로 밀봉재가 주입되도록 한다. 본 솔더 마스크 (218) 합성물 및 설계는 패키징 제조에 종래의 ″사전에 정해지는″ 게이트 영역과 양립할 수 없는 현존하는 밀봉 주입기를 사용하는데 있어 부가적인 유연성을 제공한다는 것을 이해해야 한다.
여전히, 도 3 을 참조하면, 솔더 마스크 (218) 가 적절하게 적용된 후, 제 1 표면 (116) 의 중심부내에 패턴된 도전성 트레이스 (202) 들은 통상적으로 뒤이은 와이어 결합 공정 동안 트레이스들의 산화를 방지하기 위하여 보호 재료로 덮힌다. 상술된 바와 같이, 도전성 트레이스 (202) 는 구리 도전성 트레이스로 패턴되는 것이 바람직하다. 그러므로, 도전성 트레이스 (202) 는 통상적으로 솔더 마스크 (218) 막을 갖지 않는 부분에 걸쳐 금 도금된다. 다른 적절한 도금 재료들로는, 예를 들어, 은, 팔라듐을 포함한다. 선택적으로는, 도전성 트레이스들은 산화에 본래 저항성 있는 재료로 패턴되고, 그럼으로써 보호용 도금 공정을 요구하지 않는다.
도 4 는 반도체 다이 (220) 가 다이 부착 영역 (204) 에 부착된 이후의 도 3 의 회로기판을 나타낸다. 반도체 다이 (220) 는 임의의 적당한 접착 재료를 사용하여 회로기판 (200) 에 부착될 수 있다. 주지의 부착 기술은 접착성 재료를 다이 부착 영역에 직접 적용하는 것을 포함하고, 또는 어떤 경우에는 다이 부착 영역 (204) 과 접촉하여 놓이기 바로 직전에 접착성 재료를 다이에 직접 적용하는 것도 포함한다.
일단 반도체 다이 (220) 가 회로기판 (200) 에 부착되고 경화되면, 적절한 와이어 결합 (222) 이 반도체 다이 (220) 상에 선택된 I/O 패드 (208) 및 선택된 도전성 트레이스 (202) 사이에서 상호접속된다. 예를 들어, 잘 알려진 임의의 와이어 결합 장치가 상기 상호접속을 수행하도록 사용될 수 있다. 그러나, 반도체 다이 (220) 를 도전성 트레이스 (202) 에 상호접속시키는 데는 다른 방법들도 사용할 수 있다. 선택적인 상호접속 방법의 예들은 자동화된 테이프 결합 (tape automated bonding;TAB), 다이 접촉부(도시되지 않음)를 회로기판 (200) 의 표면에 직접 부착 (예를 들어, 플립칩 웨이퍼 범프를 통해), Z 축 도전성 에폭시 등을 포함한다.
도 5 는 그 위에 형성된 밀봉재 (224) 를 갖는 회로기판 (200) 을 나타낸다. 예시된 바와 같이, 밀봉재 (224) 는, 밀봉재가 솔더 마스크 (218) 재료로 덮히지 않은 제 1 표면 (116) 및 도전성 트레이스 (202) 와 접촉되도록 회로기판 (200) 의 중심 영역에 놓이는 것이 바람직하다. 반접착성 솔더 마스크 (218) 는 밀봉재 (224) 가 형성되는 중심부의 바깥쪽에 사실상 위치되기 때문에, 밀봉재는 중심부 및 도전성 트레이스 (202) 에 자연스레 접착되는 장점을 갖는다.
회로기판 (200) 에 잘 접착되는 적절한 밀봉재라면 어느 것도 사용될 수 있다. 예를 들어, 적절한 밀봉재로는 일본 히다치 주식회사 제(制) 성형 화합물이 포함될 수 있다. 당 분야의 당업자에게 주지된 바와 같이, 밀봉재 (224) 는 와이어 결합 (222) 사이의 회로 단락을 피하기 위하여 전기적으로 비도전성이어야 한다. 어떤 경우에는, 적용된 밀봉재내에 방화제를 포함시키는 것도 필요할 수 있다.
제조 공정 동안, 밀봉재 (224) 는 통상적으로 ″하부 게이트″ 적용 공정 동안 회로기판 (200) 상에 놓이는 전사 금형 내부로 주입된다. 상술된 바와 같이, 하부 게이트 주입 공정은 밀봉재 (224) 가 회로기판 (200) 의 에지 (예를 들어, 게이트 영역) 로부터 회로기판 (200) 의 중심부 내부와 중심부 위쪽으로 주입되는 것을 요구한다. 밀봉재가 회로기판 (200) 의 에지를 따라 주입됨에 따라, 상기 밀봉재는 통상적으로 솔더 마스크 (218) 의 부분과 접촉하게 된다.
결과적으로, 일단 밀봉재가 굳어지고 전사 금형이 제거되면, 소량의 밀봉재가 게이트 영역상에 남는다. 일상적으로, 이러한 잉여 재료는 성형 공정의 나중의 단계에서 제거된다. 이러한 잉여 재료는 솔더 마스크 (218) 에 접착되지 않고, 그러므로, 아래의 솔더 마스크 (218) 에 손상을 입히지 않고 또는 솔더 마스크 (218) 아래의 도전성 트레이스 (202) 를 들어올리지 않고 디-게이팅 공정 동안 제거될 수 있다. 특별한 게이트 영역에 걸친 금 재료층이 제거되기 때문에 부가적인 비용도 절약할 수 있다.
또한, 상술된 바와 같이, 솔더 마스크 (218) 가 거의 모든 외측 주변부 둘레에 적용되기 때문에, 하부 게이트 밀봉재의 주입기는 미리 정해진 위치에 놓일 필요가 없다. 그러나, 코너로부터의 주입이 통상적으로 바람직하다.
도 6 은 밀봉재 (224) 가 기판 (200) 의 중심 영역으로 주입된 후 PBGA 패키지의 사시 단면도이다. 그렇지만, 상술된 회로기판 (200) 의 특성은 다른 패키징 배열에서도 사용될 수 있다. 회로기판 (200) 에 부착된 반도체 다이 (220) 및 회로기판 (200) 의 상부 표면에 놓이는 도전성 트레이스 (202) 에 상호접속된 와이어 결합 (222) 이 또한 도시되어 있다. 상기 사시도는 밀봉재 (224) 가 직접 제 1 표면과 접촉되어 있고 솔더 마스크 (218) 는 밀봉재 (224) 로 덮히지 않은 도전성 트레이스 (202) 를 덮고 있는 것을 분명하게 도시하고 있다.
다른 실시예에서, 제 2 솔더 마스크 (219) 는 통상적으로 회로기판 (200) 의 하부 표면에 적용된다. 이러한 것은 다수의 솔더 볼이 선택된 도전성 경로 (203)(도시되지 않음) 및 도전성 트레이스 (202) 와 상호접속하기 위하여 패턴될 수 있는 임의의 개수의 도전성 트레이스를 보호하기 위하여 행해진다. 솔더 볼 (212) 은 단지 예시적일 뿐이며, 도전성 배열들은 도전성 리드 , 칼럼, 접촉부 등을 포함할 수 있다는 것을 이해해야 한다.
솔더 마스크 (219) 가 통상적으로 밀봉 공정 동안 액상 밀봉재와 직접 접촉하지 않기 때문에, 솔더 마스크 (219) 로는 솔더 마스크 (219) 아래에 놓이는 임의의 도전성 트레이스 (도시되지 않음) 를 보호하는 데 적절한 것으로 잘 알려진 어떠한 재료도 될수 있다.
도 7 은 도전성 트레이스 (202) 를 보호하기 위하여 폴리이미드 솔더 마스크 재료를 사용하는 선택적인 실시예를 예시한다. 일반적으로, 이들 솔더 마스크는 값비싼 ″강력 접착성″ 대응물보다 회로기판 (200) 아래의 위치에서 크래킹에 대한 저항성을 갖기 때문에 비용이 보다 낮고 성능은 보다 높다. 게다가, 솔더 마스크 재료는 고압솥 ( 압력솥) 시험 이후에도 크래킹에 저항성이 있다.
예를 들어, 본 실시예에서, 솔더 마스크 (218') 는 액상 포토 이미저블 (LPI) 재료일 수도 있다. 예시적인 목적만을 위하여, 일본 타이요 주식회사 제 PSR4000-AUS5 또는 PSR4000-AUS8 과 같은 솔더 마스크가 사용될 수도 있다. 상술된 바와 같이, LPI 재료는 뒤이어 주입되는 밀봉재에 우수한 접착을 제공한다. 이러한 방법으로, 밀봉재는 솔더 마스크 (218') 로부터 부주의하게 분리되지 않을 것이고 그럼으로서 밀봉된 반도체 다이에 손상도 주지 않는다.
도시된 바와 같이, 다이 부착 영역 (204) 은 통상적으로 솔더 마스크 (218') 로 덮히지 않고 (다이 부착 영역(204) 근방에 놓이는)도전성 트레이스 팁 (202')은 통상적으로 와이어 결합 전에 금 또는 은으로 도금된다. 일단 LPI 솔더 마스크 (218') 가 적용되면, 게이트 영역 (252) 은 코너 영역 근방으로 정해지는 것이 바람직하다. 본 실시예에서, 게이트 영역 (252) 은 뒤이어 주입되는 밀봉재에 대해 반접착성인 폴리이미드 막으로 패턴되는 것이 바람직하다. 이러한 방법으로, 만일 밀봉재가 굳어진 후 게이트 영역 (252) 에 남는다면, 솔더 마스크 (218') 의 손상없이 용이하게 제거(즉, 디-게이트) 될 수 있다. 게다가, 밀봉재가 폴리이미드 재료에 잘 접착되지 않기 때문에, 솔더 마스크 (218') 를 제거하는 위험 및 디-게이트 동안 아래의 도전성 트레이스들을 들어올리거나 또는 노출시키는 위험을 피할 수도 있다.
게다가, 폴리이미드 재료가 금보다 통상적으로 값이 싸기 때문에, 실질적인 비용 절감을 실현할 수도 있다. 부가적으로는, 패키지된 반도체 소자에 전기적인 간섭을 일으킴없이 도전성 트레이스들은 게이트 영역하에서 라우트 (route) 될 수 있기 때문에, 부가적인 설계 유연성도 얻을 수 있다. 예를 들어, 폴리이미드 재료가 비도전성 재료이기 때문에, 도전성 트레이스를 따라 흐르는 전기적인 신호는 일반적으로 영향을 받지 않는다. 이러한 것이 도전성으로 도금된 게이트 영역 아래에서 도전성 트레이스들의 라우팅을 불행히도 방해하는 종래의 금 도금된 게이트에 대해 현저한 장점을 제공한다. 또한, 게이트 영역 (252) 상의 조그만 영역을 스크린 프린트하는 것이 통상적으로 금 도금한 게이트 영역보다 훨씬 덜 힘들다.
본 발명의 양호한 실시예들을 상세히 설명했지만, 본 발명은 본발명의 정신 또는 범위를 벗어나지 않고 다른 많은 구체적인 형태로 구현될 수 있다. 그러므로, 본 실시예들은 예시적이고 비제한적으로 간주되고, 본 발명은 여기서 설명된 상세한 것으로만 제한되지 않고, 첨부된 청구항들의 동등함과 범위내에서 변형될 수 있다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명에 따르면, 인케이싱 재료와 회로기판 사이에 우수한 접착을 제공하는 개선된 패키징 배열 및 방법 에 의해 게이트 영역 주위의 잉여 인케이싱 재료의 제거를 용이하게 하며, 폴리이미드가 금보다 값싸기 때문에 실질적으로 비용을 절감하는 효과가 있다.

Claims (5)

  1. 패키지된 반도체 장치에 사용하기 위한 회로기판으로서,
    제 1 및 제 2 표면을 갖는 기판;
    상기 기판상에 위치되는 복수의 도전성 트레이스들; 및
    제 1 표면상에 위치되는 상기 반접착성 솔더 마스크를 포함하고,
    상기 반접착성 솔더 마스크는 상기 제 1 표면의 중심부가 노출되고 상기 반접착성 솔더 마스크를 수용하지 않도록 상기 기판의 외측부 둘레에 링을 정의하는 것을 특징으로 하는 회로기판.
  2. 제 1 항에 있어서,
    상기 기판의 외측부 둘레의 상기 솔더 마스크 링은 상기 기판의 제 1 표면 폭의 대략 1 퍼센트와 20 퍼센트 사이의 표면 폭을 갖는 것을 특징으로 하는 회로기판.
  3. 반도체 패키징에 사용하기 위한 회로기판의 제조방법으로서,
    제 1 및 제 2 표면을 갖는 기판을 제공하는 단계;
    상기 기판상에 복수의 도전성 트레이스들을 형성하는 단계; 및
    상기 반접착성 솔더 마스크를 제 1 표면 및 적어도 도전성 트레이스들의 일부분상에 적용하는 단계를 포함하고,
    상기 솔더 마스크는 제 1 표면의 중심부가 노출되고 상기 솔더 마스크를 수용하지 않도록 상기 기판의 외측부 둘레에 링을 정의하는 것을 특징으로 하는 방법.
  4. 집적회로를 패키징하는 방법으로서,
    제 1 및 제 2 표면을 갖고, 복수의 도전성 트레이스를 갖는 회로기판을 제공하는 단계;
    상기 회로기판의 둘레로 반접착성 솔더 마스크를 도포하는 단계;
    상기 회로기판상의 다이 부착 영역에 다이를 부착하는 단계;
    상기 회로 기판상의 연관된 트레이스들에 상기 다이를 전기적으로 결합시키는 단계; 및
    몰딩 재료로 상기 다이 및 상기 제 1 표면상의 트레이스들의 적어도 일부분을 인케이싱(encasing) 하는 단계를 포함하고,
    상기 몰딩 재료가 상기 기판의 중심부를 완전히 덮고 반접착성 솔더 마스크상에 놓이지 않도록 하는 것을 특징으로 하는 집적 회로를 패키징하는 방법.
  5. 패키지된 반도체 장치에 사용하기 위한 회로기판으로서,
    제 1 및 제 2 표면을 갖는 기판;
    상기 기판상에 위치되는 복수의 도전성 트레이스들;
    상기 제 1 표면 및 제 2 표면상에 위치되는 솔더 마스크; 및
    상기 기판의 상기 제 1 표면상에 패턴된 반접착성 게이트 영역을 포함하는 것을 특징으로 하는 회로기판.
KR1019970041230A 1996-08-26 1997-08-26 회로기판및그의제조방법 KR100275319B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/703,410 US5796586A (en) 1996-08-26 1996-08-26 Substrate board having an anti-adhesive solder mask
US8/703410 1996-08-26

Publications (2)

Publication Number Publication Date
KR19980019024A KR19980019024A (ko) 1998-06-05
KR100275319B1 true KR100275319B1 (ko) 2001-04-02

Family

ID=24825274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970041230A KR100275319B1 (ko) 1996-08-26 1997-08-26 회로기판및그의제조방법

Country Status (3)

Country Link
US (1) US5796586A (ko)
KR (1) KR100275319B1 (ko)
DE (1) DE19736139B4 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861290B1 (en) 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
US6173490B1 (en) * 1997-08-20 2001-01-16 National Semiconductor Corporation Method for forming a panel of packaged integrated circuits
USRE43112E1 (en) 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
US6264093B1 (en) * 1998-11-02 2001-07-24 Raymond W. Pilukaitis Lead-free solder process for printed wiring boards
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
JP3617368B2 (ja) * 1999-04-02 2005-02-02 株式会社村田製作所 マザー基板および子基板ならびにその製造方法
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6208526B1 (en) * 1999-07-23 2001-03-27 Motorola, Inc. Mounting multiple substrate frame and leadless surface mountable assembly using same
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6975021B1 (en) 1999-09-03 2005-12-13 Micron Technology, Inc. Carrier for substrate film
JP3644859B2 (ja) * 1999-12-02 2005-05-11 沖電気工業株式会社 半導体装置
US6331453B1 (en) 1999-12-16 2001-12-18 Micron Technology, Inc. Method for fabricating semiconductor packages using mold tooling fixture with flash control cavities
US6468892B1 (en) 2000-07-14 2002-10-22 National Semiconductor Corporation Front side coating for bump devices
US8008787B2 (en) * 2007-09-18 2011-08-30 Stats Chippac Ltd. Integrated circuit package system with delamination prevention structure
DE102010062346A1 (de) * 2010-12-02 2012-06-06 Robert Bosch Gmbh Elektronische Baugruppe sowie Verfahren zu deren Herstellung
CN103384447B (zh) 2013-06-26 2016-06-29 友达光电股份有限公司 软性电子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
CH686325A5 (de) * 1992-11-27 1996-02-29 Esec Sempac Sa Elektronikmodul und Chip-Karte.
US5422313A (en) * 1994-05-03 1995-06-06 Texas Instruments Incorporated Integrated circuit device and manufacturing method using photoresist lead covering
US5436203A (en) * 1994-07-05 1995-07-25 Motorola, Inc. Shielded liquid encapsulated semiconductor device and method for making the same

Also Published As

Publication number Publication date
DE19736139B4 (de) 2004-07-15
KR19980019024A (ko) 1998-06-05
US5796586A (en) 1998-08-18
DE19736139A1 (de) 1998-03-12

Similar Documents

Publication Publication Date Title
KR100275319B1 (ko) 회로기판및그의제조방법
KR100319609B1 (ko) 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
US7224073B2 (en) Substrate for solder joint
US6013946A (en) Wire bond packages for semiconductor chips and related methods and assemblies
JP3155741B2 (ja) Ｃｓｐのｂｇａ構造を備えた半導体パッケージ
JP3611948B2 (ja) 半導体装置及びその製造方法
US7141868B2 (en) Flash preventing substrate and method for fabricating the same
US6521980B1 (en) Controlling packaging encapsulant leakage
KR100237328B1 (ko) 반도체 패키지의 구조 및 제조방법
US6262473B1 (en) Film carrier tape and semiconductor device, method of making the same and circuit board
KR100283348B1 (ko) 반도체장치의 제조방법
JP4919103B2 (ja) ランドグリッドアレイ半導体装置パッケージ、同パッケージを含む組み立て体、および製造方法
US6246124B1 (en) Encapsulated chip module and method of making same
US7160796B2 (en) Method for manufacturing wiring board and semiconductor device
KR20010070124A (ko) 배선의 레이아웃이 향상된 칩 스케일 패키지
KR100547354B1 (ko) 에지 본딩용 메탈 패턴이 형성된 반도체 칩을 구비한ｂｇａ 패키지 및 그 제조 방법
KR100369397B1 (ko) 가요성회로기판을이용한볼그리드어레이반도체패키지
KR100324633B1 (ko) 반도체장치
KR100559512B1 (ko) 반도체 패키지용 인쇄회로기판 및 금형
KR100237329B1 (ko) 칩 스케일 반도체 패키지의 구조 및 제조 방법
KR100357879B1 (ko) 반도체 패키지용 인쇄회로기판
KR100369396B1 (ko) 회로기판 및 이를 이용한 반도체패키지의 제조방법
CN116666314A (zh) 半导体封装结构及其制造方法
KR20010019260A (ko) 접착제 범람 방지 댐이 형성된 인쇄회로기판 및 그를 이용한 파인 피치 볼 그리드 어레이 패키지
KR100244509B1 (ko) 반도체 패키지의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120830

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140828

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee