KR100268798B1 - 반도체소자의 미세패턴 형성방법 - Google Patents

반도체소자의 미세패턴 형성방법 Download PDF

Info

Publication number
KR100268798B1
KR100268798B1 KR1019930029268A KR930029268A KR100268798B1 KR 100268798 B1 KR100268798 B1 KR 100268798B1 KR 1019930029268 A KR1019930029268 A KR 1019930029268A KR 930029268 A KR930029268 A KR 930029268A KR 100268798 B1 KR100268798 B1 KR 100268798B1
Authority
KR
South Korea
Prior art keywords
layer
photoresist
exposed
photoresist film
film
Prior art date
Application number
KR1019930029268A
Other languages
English (en)
Other versions
KR950021155A (ko
Inventor
원태경
김형수
문승찬
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019930029268A priority Critical patent/KR100268798B1/ko
Publication of KR950021155A publication Critical patent/KR950021155A/ko
Application granted granted Critical
Publication of KR100268798B1 publication Critical patent/KR100268798B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 반도체소자의 제조 공정 중에서 실리콘소오스를 주입시키는 실리레이션 공정을 이용하여 O2플라즈마 식각에 의하여 미세패턴을 형성하는 기술로서, 노광공정전에 불용해층을 감광막의 상부에 형성함으로써 회절에의한 비노광지역의 빛흡수를 감소시켜 실리레이션 콘트라스트를 향상시킨다.

Description

반도체소자의 미세패턴 형성방법
제1도 내지 제5도는 본 발명의 실시예로서 반도체소자의 미세패턴 형성공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 웨이퍼 2 : 감광막
3 : 불용해층 4 : 노광지역
5 : 실리레이션된 층 7 : 산소플라즈마
8 : 실리콘산화막
본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 반도체소자의 제조 공정 중에서 실리콘 소오스(silicon source)를 주입시키는 실리레이션 공정을 이용하여 O2플라즈마 식각에 의하여 미세패턴을 형성하는 기술로서, 노광공정전에 불용해층을 감광막의 상부에 형성함으로써 회절에 의한 비노광지역의 빛흡수를 감소시켜 실리레이션 콘트라스트를 향상시킨다.
과거에는 감광막만을 사용하여 패턴을 형성하였다. 그러나, 반도체소자가 고집적화됨에 따라 미세패턴을 필요로하게 되었고, 그로인하여 종래에는 과거의 감광막만으로 패턴을 형성하는 것보다 30-50% 정도로 더 미세한 패턴을 얻을 수 있는 실리레이션을 이용한 패턴형성공정을 이용하게 되었다.
종래기술에서는 표면노광후 비노광지역만 선택적으로 감광막을 정화시킨 후, 실리콘 소스로 노광지역만 실리레이션시키고 산소플라즈마로 건식식각하여 미세패턴을 형성하였다. 그러나, 표면노광시에 빛이 마스크(Mask)를 통과할 때 마스크를 통하여 회절(diffraction)된 빛에 의해 비노광지역까지 미소하게 빛이 도달하게 된다. 이러한 회절에 의해 노광된 지역은 실리레이션시에 실리콘 분자를 흡수하여 노광지역과 비노광지역간의 실리레이션 콘트라스트를 저하시킬 뿐아니라 심할 경우 패턴형성후 잔유물(Residue)을 남기게 된다.
따라서, 본 발명은 표면노광전에 감광막 표면을 알칼리성 용액으로 처리해줌으로써 감광막 표면에 불용해층을 형성시킨 후, 노광을 하면 노광지역은 알칼리 처리전과 동일하게 노광이 되나 비노광지역은 마스크에서 발생한 회절광이 감광막 표면에 형성된 얇은 불용해층에 모두 흡수되어 감광막 자체는 회절되는 빛이 영향을 주지 못하게 됨으로써, 실리레이션시에 노광부위만을 선택적으로 실리콘분자가 침투하게 되어 실리레이션 콘트라스트를 향상시켜 공정마진이 증가된 미세패턴을 형성하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 특징은, 웨이퍼 상부에 감광막을 도포한 후, 상기 감광막의 표면을 알칼리성용액으로 표면처리하여 상기 감광막의 상부에 불용해층을 형성하는 공정과, 패턴으로 예정되는 부분을 노출시키는 노광마스크를 이용하여 상기 불용해층 및 감광막을 노광하는 공정과, 상기 감광막의 비노광지역을 열처리하여 경화시키고, 노광지역을 실리레이션시키는 공정과, 산소 플라즈마를 이용하여 감광막을 건식식각함으로써 상기 감광막의 비노광지역은 제거하고, 실리레이션된 노광지역은 실리콘산화막으로 형성하는 공정을 포함하는데 있다.
이하, 첨부된 도면을 참조하여 본 발명은 상세히 설명하기로 한다.
제1도 내지 제5도는 본 발명의 실시예로 반도체소장의 미세패턴 형성공정을 도시한 단면도이다.
제1도는 웨이퍼(1) 상부에 감광막(2)를 도포한 것을 도시한 단면도이다.
제2도는 노광전에 알칼리성 용액으로 감광막(2)을 표면처리하여 얇은 불용해층(3)을 감광막(2) 상부에 형성시킨 것을 도시한 단면도이다. 여기서, 상기 알칼리성용액은 감광막(2)표면의 합성수지(Resin) 성분을 용해시켜서 상대적으로 PAC(Photo Active Compound) 농도가 높은 불용해층(3)을 형성한 것이다.
제3도는 노광을 실시하여 노광된 부위(4)를 형성한 것을 도시한 단면도로서, 비노광부위는 마스크에서 회절된 빛이 감광막 표면에 형성된 불용해층(3)에 모두 흡수되어 감광막(2)자체에는 영향을 주지 못한다.
제4도는 고온열공정을 통해 감광막의 비노광지역을 경화시킨 뒤, 실리레이션을 실시하여 실리레이션된 층(5)을 형성한 것을 도시한 단면도로서, 비노광지역의 감광막에는 실리레이션이 거의 일어나지않고 노광부위(4)에만 선택적으로 일어나서 노광지역과 비노광지역간의 실리레이션 콘트라스트가 향상되게 된다. 여기서, 상기 불용해층(3)은 실리레이션이나 건식식각 공정시 아무런 영향을 끼치지 못하여 도시하지 않았다.
제5도는 상기 제4도의 공정후에 산소플라즈마(7)를 이용하여 전면 건식식각하여 감광막패턴을 형성한 것을 도시한 단면도로서, 상기 실리레이션된 층(5)은 산소플라즈마의 산소분자와 실리콘분자가 반응하여 실리콘산화막(8)을 형성함으로써 산소플라즈마(7) 건식식각의 마스크역할을 하여 감광막패턴을 형성할 수 있다.
상기한 본 발명에 의하면, 실리레이션 콘트라스트를 향상시킴으로써, 산소플라즈마 건식식각시 선택비(selectivity)를 증가시킬 수 있으며, 수직의 패턴 프로파일을 얻을 수가 있고, 비노광지역에서의 잔유물 문제도 해결이 가능하여 전반적인 긍정마진을 향상시킨다.

Claims (2)

  1. 웨이퍼 상부에 감광막을 도포한 후, 상기 감광막의 표면을 알칼리성용액으로 표면처리하여 상기 감광막의 상부에 불용해층을 형성하는 공정과, 패턴으로 예정되는 부분을 노출시키는 노광마스크를 이용하여 상기 감광막의 일부를 노광하되, 감광막의 비노광지역으로 회절되는 빛을 상기 불용해층으로 흡수하도록 하는 공정과, 상기 감광막의 비노광지역을 열처리하여 경화시키고, 노광지역을 실리레이션시키는 공정과, 산소 플라즈마를 이용하여 감광막을 건식식각함으로써 상기 감광막의 비노광지역은 제거하고 실리레이션된 노광지역은 실리콘산화막으로 형성하여 실리콘산화막과 감광막의 적층구조로된 패턴을 형성하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
  2. 제1항에 있어서, 상기 불용해층은 마스크를 통해 비노광지역으로 회절되는 빛이 흡수되도록 하는 PAC(photoactive compound) 농도가 높은 층인 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
KR1019930029268A 1993-12-23 1993-12-23 반도체소자의 미세패턴 형성방법 KR100268798B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930029268A KR100268798B1 (ko) 1993-12-23 1993-12-23 반도체소자의 미세패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930029268A KR100268798B1 (ko) 1993-12-23 1993-12-23 반도체소자의 미세패턴 형성방법

Publications (2)

Publication Number Publication Date
KR950021155A KR950021155A (ko) 1995-07-26
KR100268798B1 true KR100268798B1 (ko) 2000-11-01

Family

ID=19372311

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930029268A KR100268798B1 (ko) 1993-12-23 1993-12-23 반도체소자의 미세패턴 형성방법

Country Status (1)

Country Link
KR (1) KR100268798B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100383636B1 (ko) * 2000-05-31 2003-05-16 삼성전자주식회사 반도체 장치의 패턴 형성방법

Also Published As

Publication number Publication date
KR950021155A (ko) 1995-07-26

Similar Documents

Publication Publication Date Title
US4403151A (en) Method of forming patterns
JPH05127369A (ja) レジスト材料
GB2154330A (en) Fabrication of semiconductor devices
KR100268798B1 (ko) 반도체소자의 미세패턴 형성방법
KR970018223A (ko) 반도체 집적 회로의 제조 방법
KR970006930B1 (ko) 반도체소자의 미세패턴 형성방법
JP3660280B2 (ja) 微細レジストパターンの形成方法
KR0140469B1 (ko) 반도체 소자의 감광막 패턴 제조방법
KR960002239B1 (ko) 레지스트막 패턴 형성방법
US6309804B1 (en) Reducing contamination induced scumming, for semiconductor device, by acid treatment
KR950004976B1 (ko) 포지티브 레지스트 형성방법
KR920007337B1 (ko) 금속층위의 감광제 제거방법
KR100380274B1 (ko) 디유브이 공정을 이용한 실리콘 산화막 식각방법
JPS6488547A (en) Production of semiconductor device
KR100319165B1 (ko) 반도체 소자의 미세패턴 제조방법
JP4322482B2 (ja) 微細レジストパターンの形成方法、および半導体装置の製造方法
KR950009292B1 (ko) 실리레이션 레지스트 패턴형성방법
KR950014944B1 (ko) 감광막패턴 형성방법
KR100383762B1 (ko) 반도체 소자의 미세 패턴 형성 방법
JP2864715B2 (ja) 選択エッチング方法
KR960002419B1 (ko) 실리레이션 레지스트 패턴 형성방법
KR20070066423A (ko) 반도체 소자의 감광막 패턴 형성방법
KR19990003885A (ko) 반도체 소자의 미세 패턴 형성 방법
KR940027097A (ko) 반도체소자 제조공정의 감광막 제거방법
KR19980026093A (ko) 반도체 장치의 미세패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080619

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee