KR100265324B1 - 다중 동기 시알티(crt)디스플레이 장치에 이용되는 디지털 컨버전스 장치 - Google Patents
다중 동기 시알티(crt)디스플레이 장치에 이용되는 디지털 컨버전스 장치 Download PDFInfo
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Abstract
본 발명은 CRT디스플레이 관련 전자빔 제어기술로서, 컨버전스를 조정하기 위한 조정회로부(19)와, 상기 조정회로부(19)에 연결되어 제어 및 연산처리를 하는 CPU(20)와, 상기 CPU(20)에 연결되어 시스팀에 클럭을 제공하는 클럭발생부(21)와, 상기 CPU(20)와 상기 클럭발생부(21)에 연결되고 다중동기의 기준이 되는 보정데이타를 저장하는 데이타 메모리부(12)와, 상기 CPU(20)와 상기 클럭발생부(21)에 연결되고 각각의 비디오 포맷에 따른 수평방향의 데이타를 저장하는 진폭 메모리부(13)와, 상기 CPU(20)와 상기 클럭발생부(21)와 상기 데이타 메모리부(21)와 상기 진폭메모리부(13)에 연결되어 저장된 데이타와 저장되지 않은 데이타간에 저장하지 않은 데이타만을 추출하는 보간회로부(14)와, 상기 CPU(20)와 상기 클럭발생부(21)와 상기 보간회로부(14)에 연결되어 기준이 되는 데이타의 최소 또는 최대값을 유지하기 위한 차분데이타 발생부(18)와, 상기 CPU(20)와 상기 클럭발생부(21)와 상기 보간회로부(14)에 연결되어 디지탈값을 아날로그값으로 변환하는 D/A변환기(15)와, 상기 D/A변환기(15)에 연결되어 수평보간을 이루는 저역패스필터(16)와, 상기 저역패스필터(16)에 의해 수평 보간된 데이타를 증폭하여 컨버젼스 요크(CONVERGENCE YOKE)로 출력하는 출력회로부(17)를 구비한다.
Description
본 발명은 시알티(CRT) 디스플레이 장치에 관한 것으로, 특히 그에 이용되는 디지털 컨버전스 장치에 관한 것이다.
종래에는 수평 및 수직 파라볼라파와 톱니파를 이용한 아날로그 컨버전스 회로가 주로 이용되었으나, 고화질 대화면 TV에서 잘못된 컨저전스로 인한 화면의 찌그러짐을 조정하기가 어려우며 조정시간도 길어지는 결점이 있었다.
이러한 결점을 보완하기 위해 개발된 것이 디지털 컨버전스 장치이다.
제1도는 종래 기술에 따른 디지털 컨버전스 장치의 블록 구성도이다.
도면에 도시된 바와 같이, 종래의 디지털 컨버전스 장치는 각각의 비디오 포맷에 대응하는 컨버전스 보정데이터의 저장을 위한 메모리부(1, 2, 3, 4)와, 데이터를 보간하기 위한 보간회로부(5)와, 보간된 데이터를 컨버전스 요크(C.Y)로 출력하기 위해 아날로그 값으로 변환시키는 D/A변환기(6)와, 수평보간을 시키는 저역패스필터(7)와, 증폭부(8)와, 비디오 출력을 내는 패턴발생회로부(10)와, 상기 주변장치와 데이터 버스와 어드레스 버스에 연결되어 각각의 기능을 제어하는 CPU(11)로 구성된다.
디지털 컨버전스 회로에서 문제점의 하나는 메모리 양이 많다는 것이다. 종래에는 이를 해결하는 방법의 하나로 보간회로를 추가하였다. 그러나, 비디오 신호의 포맷이 한가지일 때는 문제가 없으나 두가지 이상의 신호 포맷의 비디오 신호를 처리해야할 경우는 비디오 포맷마다 컨버전스도 달라야 한다. 그러므로, 화면상의 한점을 위해 여러개의 컨버전스 데이타를 저장해야 하기 때문에 비디오 포맷 개수만큼 메모리가 늘어나며, 더불어 비용도 높아지게 되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 기준이 되는 컨버전스 보정 데이터를 저장하고 이 데이터를 이용하여 다른 비디오 포맷의 컨버전스도 행할 수 있도록 구성하여 입력 신호 포맷의 수의 증가에 관계없이 메모리의 양을 줄이고, 컨버전스 조정시간을 단축할 수 있는 디지털 컨버전스 장치를 제공하는데 그 목적이 있다.
제1도는 종래 기술에 따른 디지털 컨버전스 장치의 블록 구성도.
제2도는 본 발명의 일실시예에 따른 디지털 컨버전스 장치의 블록 구성도.
제3도는 본 발명의 일실시예에 따른 상기 제2도의 디지털 컨버전스 장치의 보간회로부에 대한 내부 구성도.
제4도는 A중앙값(A center)을 설명하기 위한 그래프.
* 도면의 주요부분에 대한 설명
12 : 데이터 메모리부 13 : 진폭메모리부
14 : 보간회로부 15 : D/A변환기
16 : 저역패스필터 17 : 출력회로부
18 : 차분데이터 발생기 19 : 조정회로부
20 : CPU 21 : 클럭발생부
상기 목적을 달성하기 위한 본 발명은, 디지털 컨버전스 장치에 있어서, 다중 동기의 기준이 되는 보정 데이터를 저장하는 데이터 메모리부; 입력신호 각각의 비디오 포맷에 응답된 기준 보정 데이터에 대한 수평방향의 진폭 데이터를 저장하는 진폭 메모리부; 상기 데이터 메모리부 및 상기 진폭 메모리부에 연결되어 저장된 데이터와 저장되지 않은 데이터간에 저장하지 않은 데이터만을 추출하여 수직방향으로 보간하는 보간회로부; 상기 보간회로부에 연결되어 기준 보정 데이터의 최소 또는 최대값을 유지하는 차분 데이터를 발생하는 차분 데이터 발생부; 상기 보간회로부로부터 출력되는 수직보간된 데이터를 입력받아 아날로그 데이터로 변환하는 디지털-아날로그 변환수단; 상기 디지털-아날로그 변환수단으로부터 출력되는 아날로그 데이터를 입력받아 수평방향으로 보간하는 저역패스필터링수단; 및 상기 저역패스필터링수단으로부터 출력되는 데이타를 컨버전스요크로 출력하는 출력회로부를 포함하여 이루어지되, 상기 보간 회로부는, 상기 데이터 메모리부로부터의 데이터 입력과 상기 진폭 메모리부로부터의 진폭 데이터를 곱셈하는 제1곱셈회로부; 상기 제1곱셈회로부의 출력신호를 지연하는 지연회로부; 상기 제1곱셈회로부의 출력신호에서 상기 지연회로부의 출력신호를 감산하는 감산회로부; 상기 감산회로부의 출력신호와 보간계수를 곱셈하는 제2곱셈회로부; 상기 제2곱셈회로부의 출력신호와 상기 지연회로부의 출력신호를 가산하는 제1가산회로부; 클럭신호에 응답하여 상기 데이터 메모리부로부터의 데이터 입력을 버퍼링하는 버퍼링 수단; 및 상기 제1가산회로부의 출력신호와 상기 버퍼링 수단의 출력신호를 가산하여 보간된 컨버전스 데이터를 출력하는 제2가산회로부를 포함하여 이루어지는 것을 특징으로 한다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기수적 사상을 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면은 참조하여 설명하기로 한다.
제2도는 본 발명의 일실시예에 따른 디지털 컨버전스 장치의 블록 구성도이다.
도면에서, 12는 데이터 메모리부, 13은 진폭메모리부, 14는 보간회로부, 15는 D/A변환기, 16은 저역패스필터, 17은 출력회로부, 18은 차분데이터 발생기, 19는 조정회로부, 20은 CPU, 21은 클럭발생부를 각각 나타낸다.
도면에 도시된 바와 같이, 본 발명의 디지털 컨버전스 장치는 컨버전스를 조정하기 위한 조정회로부(19)와, 상기 조정회로부(19)에 연결되어 제어 및 연산처리를 하는 CPU(20)와, 상기 CPU(20)에 연결되어 시스템에 클럭을 제공하는 클럭발생부(21)와, 상기 CPU(20)와 상기 클럭발생부(21)에 연결되고 다중동기의 기준이 되는 보정데이터를 저장하는 데이터 메모리부(12)와, 상기 CPU(20)와 상기 클럭발생부(21)에 연결되고 각각의 비디오 포맷에 따른 수평방향의 데이터를 저장하는 진폭 메모리부(13)와, 상기 CPU(20)와 상기 클럭발생부(21)와 상기 데이터 메모리부(21)와 상기 진폭메모리부(13)에 연결되어 저장된 데이터와 저장되지 않은 데이터간에 저장하지 않은 데이터만을 추출하는 보간회로부(14)와, 상기 CPU(20)와 상기 클럭발생부(21)와 상기 보간회로부(14)에 연결되어 기준이 되는 데이터의 최소 또는 최대값을 유지하기 위한 차분데이터 발생부(18)와, 상기 CPU(20)와 상기 클럭발생부(21)와 상기 보간회로부(14)에 연결되어 디지털값을 아날로그값으로 변환하는 D/A변환기(15)와, 상기 D/A변환기(15)에 연결되어 수평보간을 이루는 저역패스필터(16)와, 상기 저역패스필터(16)에 의해 수평보간된 데이터를 증폭하여 컨버전스 요크(convergence yoke)로 출력하는 출력회로부(17)로 구성된다.
상기와 같이 구성된 디지털 컨버전스 장치의 동작을 설명하면 다음과 같다.
조정 회로부(19)는 사용자가 컨버전스를 조정하기 위하여 데이터 및 커서를 조정하는데 따라 동작하며, CPU(20)는 상기 조정회로부(19)를 제어 및 연산처리하여 유기적으로 동작시키며, 동기클럭발생부(21)는 시스템에 동기를 맞추어 동작하기 위해 동기 클럭을 발생한다.
데이터 메모리부(12)는 다중 동기의 기준이 되는 컨버전스 보정 데이터를 저장하며, 진폭메모리부(13)는 각각의 비디오 포맷 기준 보정데이터에 따른 수평방향의 진폭 데이터를 저장하며, 보간회로부(14)는 수직방향으로 각 스캐닝라인에 차분데이터와 일대일로 대칭되는 컨버전스 조정값을 추출해내고, D/A변환기(15)는 차분데이터 발생부(18)를 통해 발생된 차분 데이터와 상기 보간회로부(14)에 의해 보간된 데이터를 컨버전스 요크로 출력하기 위한 아날로그값으로 변환시켜 저역패스필터(16)를 통과하면서 수평보간이 이루어져 컨버전스에 필요한 조정파가 생성되고, 충분한 전류를 얻기 위해 출력회로부(17)에서 증폭된 신호를 컨버전스 요크로 출력함으로써 컨버전스를 조정하게 된다.
제3도는 본 발명의 일실시예에 따른 상기 제2도의 디지털 컨버전스 장치의 보간회로부에 대한 내부 구성도이다.
도면에서 22는 곱셈기, 23은 감산기, 24는 데이터지연회로부, 26 및 27은 가산기를 각각 나타낸다.
도면에 도시된 바와 같이, 보간 회로부는 데이터 입력과 진폭 데이터를 입력으로 하여 곱셉 연산하는 곱셈기(22)와, 상기 곱셉기(22)의 출력을 지연시키는 데이터지연회로부(24)와, 상기 곱셈기(22)와 상기 데이터지연회로부(24)의 출력을 입력으로 하여 감산 연산하여 출력하는 감산기(23)와, 상기 감산기(23)의 출력을 보간 계수 n과 곱셈 연산하는 곱셈기(25)와, 상기 곱셈기(25)의 출력과 상기 데이터지연회로부(24)의 출력을 입력으로 하여 가산 연산하는 가산기(26)와, 데이터 입력과 타이밍 시그널을 입력으로 하여 출력하는 버퍼(28)와, 상기 가산기(26)의 출력과 상기 버퍼(28)를 통한 데이타를 입력으로 하여 가산연산하여 보간된 데이타를 출력하는 가산기(27)로 구성된다.
상기 구성에 의해 이루어지는 과정을 살펴보면, 진폭 데이터 계수 K가 곱셈기(22)에서 데이터 입력과 곱셈되고, 상기 데이터지연회로부(24)와 상기 감산기(23)를 거쳐 K(B-A)값이 출력된 후 다시 곱셈기(25)를 거치면서 n계수가 추가되고 가산기(26)의 출력 K(A+(B-A)×n)와, TV화면의 중앙부에서의 왜곡이 없기 때문에 A중앙값을 연산해서 원하는 데이터를 얻는다.
제4도는 A중앙값(A center)을 설명하기 위한 그래프로서, (a)는 상기 제3도의 데이터 입력시의 그래프를 나타내는 것이며, (b)는 가산기(26)의 데이터 그래프이다.
도면에 보이는 것과 같이, TV화면의 중앙부에서는 왜곡이 거의 없기 때문에 상기 제3도의 데이터 입력값을 그대로 유지해야 한다. 즉, 직류치에 해당하는 A중앙값을 빼거나 더해야 하며, A중앙값이란 화면의 기준 레벨을 일정하게 하기 위한 값으로 정의된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루이지는 본 발명은, 입력 신호 포맷의 수의 증가에 관계없이 메모리 크기가 늘어나지 않도록 하였으며 기준 데이터와 진폭 데이터를 저강하여 저장된 데이터를 보간함으로써 종래 방식에 비해 수평방향 데이터는 1/8로 줄일 수 있고, 조정시간 또한 현저히 줄일 수 있는 효과가 있다.
Claims (1)
- (정정) 디지털 컨버전스 장치에 있어서, 다중 동기의 기준이 되는 보정 데이터를 저장하는 데이터 메모리부; 입력신호 각각의 비디오 포맷에 응답된 기준 보정 데이터에 대한 수평 방향의 진폭 데이터를 저장하는 진폭 메모리부; 상기 데이터 메모리부 및 상기 진폭 메모리부에 연결되어 지장된 데이터와 저장되지 않은 데이터간에 저장하지 않은 데이터만을 추출하여 수직방향으로 보간하는 보간회로부; 상기 보간회로부에 연결되어 기준 보정 데이터의 최소 또는 최대값을 유지하는 차분데이터를 발생하는 차분데이터 발생부; 상기 보간회로부로부터 출력되는 수직보간된 데이터를 입력받아 아날로그 데이터로 변환하는 디지털-아날로그 변환수단; 상기 디지털-아날로그 변환수단으로부터 출력되는 아날로그 데이터를 입력받아 수평방향으로 보간하는 저역패스필터링수단; 및 상기 저역패스필터링 수단으로부터 출력되는 데이터를 컨버전스요크로 출력하는 출력회로부를 포함하여 이루어지되, 상기 보간회로부는, 상기 데이터 메모리부로부터의 데이터 입력과 상기 진폭 메모리부로부터의 진폭 데이터를 곱셈하는 제1곱셈회로부; 상기 제1곱셈회로부의 출력신호를 지연하는 지연회로부; 상기 제1곱셈회로부의 출력신호에서 상기 지연회로부의 출력신호를 감산하는 감산회로부; 상기 감산회로부의 출력신호와 보간계수를 곱셈하는 제2곱셈회로부; 상기 제2곱셈회로부의 출력신호와 상기 지연회로부의 출력신호를 가산하는 제1가산회로부; 클럭신호에 응답하여 상기 데이터 메모리부로부터의 데이터 입력을 버퍼링하는 버퍼링 수단; 및 상기 제1가산회로부의 출력신호와 상기 버퍼링 수단의 출력신호를 가산하여 보간된 컨버전스 데이터를 출력하는 제2가산회로부를 포함하여 이루어지는 것을 특징으로 하는, 다중 동기 시알티 디스플레이 장치에 이용되는 디지털 컨버전스 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920015966A KR100265324B1 (ko) | 1992-09-02 | 1992-09-02 | 다중 동기 시알티(crt)디스플레이 장치에 이용되는 디지털 컨버전스 장치 |
Applications Claiming Priority (1)
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| KR1019920015966A KR100265324B1 (ko) | 1992-09-02 | 1992-09-02 | 다중 동기 시알티(crt)디스플레이 장치에 이용되는 디지털 컨버전스 장치 |
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|---|---|
| KR940008513A KR940008513A (ko) | 1994-04-29 |
| KR100265324B1 true KR100265324B1 (ko) | 2000-09-15 |
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Citations (2)
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|---|---|---|---|---|
| JPS6359191A (ja) * | 1986-08-28 | 1988-03-15 | Matsushita Electric Ind Co Ltd | デイジタルコンバ−ゼンス装置 |
| JPH03179893A (ja) * | 1989-12-08 | 1991-08-05 | Matsushita Electric Ind Co Ltd | デジタルコンバーゼンス装置 |
-
1992
- 1992-09-02 KR KR1019920015966A patent/KR100265324B1/ko not_active IP Right Cessation
Patent Citations (2)
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| JPS6359191A (ja) * | 1986-08-28 | 1988-03-15 | Matsushita Electric Ind Co Ltd | デイジタルコンバ−ゼンス装置 |
| JPH03179893A (ja) * | 1989-12-08 | 1991-08-05 | Matsushita Electric Ind Co Ltd | デジタルコンバーゼンス装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940008513A (ko) | 1994-04-29 |
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