KR100263002B1

KR100263002B1 - 중재자

Info

Publication number: KR100263002B1
Application number: KR1019920022962A
Authority: KR
Inventors: 이. 다이크 챨스; 엘. 오슬러 파렐
Original assignee: 요트.게.아. 롤페즈; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1991-12-04
Filing date: 1992-12-01
Publication date: 2000-08-01
Also published as: DE69224427T2; TW210416B; EP0552507A1; US5546544A; EP0552507B1; DE69224427D1; KR930015432A; JPH05274246A

Abstract

중재자는 입력에서 입력 신호들 중 어느 신호가 모든 다른 신호들 보다 우선순위를 획득했는지를 나타내는 우선순위 신호를 출력에 제공한다. 상기 중재자는 우선순위 신호를 결정하기 위해 입력 및 출력간에 신호처리 경로를 구비한다. 상기 중재자는 또한 신호 경로에 결합되어 상기 우선순위 대상들 중에서 (드물게 발생하는) 충돌들을 검출하기 위한 제어 수단을 더 구비한다. 검출된 충돌에 응답하여, 상기 제어 수단은 신호 경로들을 변경하도록 제어 신호들을 발생한다. 상기 중재자의 이러한 충돌-해결 부분은 신호 경로 외부에 위치된다. 따라서, 경로에 있어서 신호 전파 지연은 입력 신호들의 수와는 무관하게 된다.

Description

중재자

제 1 도는 공지된 중재자의 구성적 예를 나타내는 도면.

제 2 도는 본 발명에 따른 중재자의 제 1 구성적 실시예를 나타내는 도면.

제 3 도는 본 발명에 따른 중재자의 제 2 구성적 실시예를 나타내는 도면.

제 4 도는 본 발명의 중재자에 대한 상세한 제 1 실시예를 나타내는 도면.

제 5 도는 본 발명의 중재자에 대한 상세한 제 2 실시예를 나타내는 도면.

제 6 도는 본 발명의 중재자에 대한 상세한 제 3 실시예를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

12, 22 : 입력부 24 : 출력부

14 : 디코드 논리부 28 : 제어부

본 발명은 중재자(arbiter) 입력에 수신된 다수의 입력 신호들 중 특정 신호와 관련하는 절대 우선순위 신호(absolute priority signal)를 중재자 출력에 제공하기 위한 중재자에 관한 것이다. 특히, 본 발명은 비동기 중재주(asynchronous arbiter)에 관한 것이다.

중재자(arbiter)는, 입력 신호들에 대한 처리 시퀀스(processing sequence)를 결정하기 위하여 다수의 입력 신호들로부터 선택된 특정 입력 신호에 우선순위를 지정함으로써 통신 프로토콜을 제어하는, 널리 공지된 인터페이스 회로이다. 상기 우선순위 지정은, 예컨대 중재자 입력에 도착하는 순서와 같은, 신호의 시간적인 관점(temporal aspects)에 기초할 수 있다. 입력 신호들 중 특정 입력 신호에 우선순위(priority)를 지정하는 것은, 다른 입력 신호들의 시간적 특성들에 대한 그 특정 입력 신호의 시간적인 특성에 기초하여 특정 입력 신호를 선택하는 것으로 이해할 수 있으며, 예컨대, 특정 입력 신호는 도착한 첫 번째 신호가 되며 그이후 처리를 결정한다. 전형적으로, 중재자들은 버스 시스템을 통하여 상호 접속된 송신 스테이션들 및 수신 스테이션들 간의 통신을 제어하는데 이용된다.

다이크 등에 의해 발표된 미국 특허 4,835,422 는 다수의 입력 신호들을 수신할 때 상대적 우선순위 신호들을 제공하는 입력부를 가진 전자 중재자 회로(electronic arbiter circuit)를 기술하고 있다. 각각의 상대적 우선순위 신호는 각 쌍의 입력 신호들 중 어느 신호가 다른 입력 신호에 우선하는 우선수위를 가졌는지를 특정한다. 입력 신호들의 모든 쌍들과 관련하는 상대적 우선순위 신호들은 디코드 논리 회로에 공급된다. 디코드 논리 회로는 입력 신호들 중 특정 신호의 절대적 우선순위를 특정하는 출력 신호들을 공급하기 위하여 상대적 우선순위 신호들에 작용한다. 즉, 출력 신호들은 입력 신호들 중 어느 신호가 모든 다른 입력신호들에 우선하는 우선순위를 획득하였는지를 나타낸다.

부가하여, 디코드 논리 회로는 상대적 우선순위 신호들의 레벨에서 발생할 수 있는 우선순위 충돌들(priority conflicts)을 처리한다. 우선순위 충돌은, 예컨대 셋 또는 그 이상의 입력 신호들이, 전자 회로 및 수반되는 지연 경로의 분해능(resolution)내에 거의 동시에 도착하는 경우이다. 그러한 경우는 부정합(inconsistences)을 발생시킨다. 예컨대, 상대적 우선순위 신호들은, 제 1, 제 2 및 제 3 입력 단자들에서의 각각의 입력 신호들이 제 2, 제 3 및 제 1 입력 단자들에서의 입력 신호들보다 각각 우선 순위를 획득했다는 것을 나타낼 수 있다. 만일 이러한 입력 신호들 중 한 신호가 실제로 전체 중에서 첫 번째로 도착했다고 가정하면, 그러한 순환적인 관계에서는 명확한 절대 우선순위의 해당 신호(absolute proiority winner)를 제공하지 못하게 된다. 디코드 논리 회로는 충돌을 일으켰던 입력 신호들 중 하나를 절대 우선순위의 해당 신호로 소정의 방법으로 선택함으로써 충돌을 해결하도록 설계되어진다.

공지된 중재자에 있어서, 신호 경로는 디코드 논리 회로를 통한 입력부의 입력들로부터 회로의 출력들까지가 된다. 디코드 논리 회로는 그 자체가 단일의 논리 OR 게이트(single logic OR gate)에 공급될 상대적 우선순위 신호들(relative priority signals)의 특정 조합들을 수신하는 몇몇의 논리 AND 게이트들의 회로를 구비한다. 각 AND 게이트 및 각 OR 게이트의 사이즈는 처리될 상대적 우선순위 신호들의 수에 따라 증대된다. 예컨대, 4-입력 중재자에 대하여, 3-입력 OR 게이트 각각에 연결된 출력들을 갖는 3개의 3-입력 AND 게이트들의 4개의 회로들이 요구된다. 동일한 원리에 기초하여 설계된 6-입력 중재자는 12개의 5-입력 AND 게이트와 하나의 12-입력 OR 게이트를 갖는 4개의 회로들과, 11개의 5-입력 AND 게이트와 하나의 11-입력 OR 게이트를 갖는 2개의 회로들을 필요로 한다.

입력들의 수가 어떤 N개의 입력들을 초과하는 경우, 예컨대 임계 전압 및 포화 현상과 관련한 트랜지스터 특성으로 인하여, 단일의 논리 N-입력 게이트를 사용하는 것은 불가능하거나 또는 실용적이지 못하게 된다. 대신에, 보다 적은 수의 입력들을 갖는 논리 게이트들의 조합이 동일한 논리 기능을 수행하도록 활용된다. 하지만 이러한 것은 부가적인 누적 게이트 지연들을 발생시킨다. 따라서, 중재자의 속도는 입력 신호들의 수가 증가함에 따라 감소하게 된다. 설명한 바에 따라, 종래 기술의 4-입력 중재자는 7nsec의 전형적인 신호 전파 지연을 갖게 된다. 동일한 기술로 제조되는 6-입력 중재자는 9nsec의 전형적인 전파 지연을 가지며, 이에 반하여 16-입력 중재자의 전형적인 전파 지연은 14nsec가 될 것이다.

임의의 중재자에 의해 평가될 사항의 대부분은 우선순위 충돌을 수반하지 않게 된다. 종래의 기술에 있어서 단일의 신호 경로는 항상 충돌-해결 디코드 논리회로(conflict-resolving decode logic)를 통하여 형성되기 때문에, 불필요한 신호전파 지연들이 처리될 대부분의 우선순위 경우들에 부과된다. 지연들의 누적 결과는 상기 설명된 바와 같이 결합 논리 게이트들의 증가된 수로 인하여 처리될 입력신호의 수가 증가하게 됨을 더욱 명확하게 한다.

종래 기술의 중재자 구조에 있어서 또 다른 바람직하지 못한 점은, 특정 입력 신호의 절대 우선순위를 나타내는 출력 신호들이 특정 입력 신호와는 다른 하나 이상의 입력 신호가 전환된다면, 변화될 수도 있다는 것이다. 입력 신호의 보다 낮은 우선순위로의 전환 및 디코드 논리 회로의 연산 양쪽 모두는 우선순위 충돌을 해결할 것이다. 보다 낮은 우선순위 신호의 전환은 디코드 논리 회로의 상태를 변화시킬 수 있으며, 이로 인해 출력 신호를 변화시킬 수 있다.

본 발명의 목적은 그 속도가 처리될 입력 신호의 수와 거의 무관한 중재자를 제공하는 것이다. 본 발명의 또 다른 목적은 특정 입력 신호의 절대 우선순위가 다른 입력 신호들 중 한 신호를 전환한 결과로서 변화하지 않게 되는 중재자를 공급하는 것이다.

이러한 목적을 위하여, 본 발명은 중재자 입력에서의 다수의 입력 신호들 중 특정 신호와 관련하는, 모든 다른 입력 신호들 보다 우선순위를 획득한, 절대 우선순위 신호를 중재자 출력에 제공하는 중재자를 제공한다. 중재자는 입력 신호들에 기초하여 절대 우선순위 신호를 결정하기 위해 중재자 입력 및 중재자 출력간에 신호 처리 경로를 구비한다. 중재자는 또한, 우선순위 충돌을 검출하여 그 충돌을 해결키 위해 신호 경로를 변경하기 위한 제어 신호들을 발생하도록 상기 신호 경로에 결합된 제어 수단을 구비한다.

본 발명은 충돌-해결 회로(conflict-resolving circuitry)가 입력을 출력에 연결하는 주 신호 경로 외부에 위치하는 구조를 제공한다. 상기 제어 수단은 단지 가끔 있게 되는 우선순위 충돌의 경우에만 우선순위 지정 처리에 관여한다. 이러한 제어 수단은 충돌을 해결하지만 지연을 발생시키는 장치들을 구비하게 된다. 결과적으로, 신호 경로에서의 지연은 처리될 입력 신호들의 수와 거의 무관하게 된다.

종래의 기술과는 대조적으로, 일단 절대 우선순위가 설정되면, 절대 우선순위가 지정된 특정 신호와는 다른 하나 이상의 입력 신호들이 전환되는 경우에도 그 절대 우선순위를 변경시키지 못한다. 만일, 전환 이전에 충돌이 발생했다면, 신호 경로를 변경함으로써 해결된다. 명확한 우선순위 상태는 안정된 결과를 제공한다. 하나 이상의 낮은 우선순위 입력 신호들을 전환하는 것은 중재자의 출력에서 절대 우선순위(absolute priority)를 변화시키지 못한다. 신호 경로의 상태는 특정 입력 신호의 절대 우선순위에 적합하기 때문에, 이러한 상태는 낮은 우선순위 레벨에서 변화가 발생할 경우 변경되지 않는다.

제 1 도는 공지된 중재자를 도시한다. 중재자는 입력 신호들 S₁-S_N을 수신하는 입력(10)과, 상대적 우선순위 신호들 R₁∼R_M을 발생하도록 입력 신호들 Si, Sj(i≠j)의 쌍들을 상관시키는 입력부(12)를 포함하며, 여기에서 M은 N(N-1)/2 와 같다. 상대적 우선순위 신호들 R₁-R_M각각은 관련 쌍의 입력 신호들 중 어느 신호가 다른 신호보다 우선순위를 획득했는지를 나타낸다. 중재자는 또한 출력(16)에서 절대 우선순위 신호들 G₁-G_N을 제공하기 위한 디코드 논리부(14)를 포함한다. 절대 우선순위 신호들 G₁-G_N은 입력 신호들 S1-SN 중 어느 신호가 모든 다른 신호들보다 우선순위를 획득했는지를 특정한다.

디코드 논리부(14)는, 예컨대 입력부(12)가 모순되는 상대적 우선순위 신호들

R₁-R_M을 공급했을 때, 또는 3개 이상의 입력 신호들 S₁-S_N이 거의 동시에 도착했을 때 발생하게 되는 우선순위 충돌을 해결한다. 그러한 충돌의 경우에 있어서, 디코드 논리부(14)는 명확한 상태를 설정하여, 예정된 특정의 절대 우선순위 신호 G₁-G_N을 출력(16)에 제공한다.

통상적으로, 디코드 논리부(14)는 처리될 상대적 우선순위 신호들 R₁-R_M의 수에 따라 그 사이즈들이 정해지는 논리 게이트들의 계층을 포함한다. 결과적으로, 연속적인 논리 게이트들에 의해 발생되는 지연들은 처리될 상대적 우선순위 신호들 R₁-R_M의 수가 증가될 때 더욱 현저하게 될 것이다.

제 2 도는 본 발명에 따른 중재자의 제 1 실시예를 도시한다. 중재자는 입력 신호들 S₁-S_N을 수신하는 입력단자들(20)과 상대적 우선순위 신호들 R₁-R_M을 발생시키는 입력부(22)를 포함한다. 상대적 우선순위 신호들 R₁-R_M각각은 입력 신호들 S₁-S_N의 각 서브셋(예컨대, 쌍(pair) 또는 44ㅐ조(quadruplet))내에서의 상대적 우선순위를 특정한다. 즉, 각각의 특정 상대적 우선순위 신호는 특정 서브셋내에서의 입력 신호들 중 어느 신호가 동일 서브셋내의 다른 입력 신호보다 우선순위를 획득했는지를 나타낸다. 상기 중재자는 상대적 우선순위 신호들 R₁-R_M에 응답하여 절대적 우선순위 신호들 G₁-G_N을 출력(26)에 공급하는 출력부(24)를 포함한다.

입력(20)으로부터 입력부(22)를 거쳐 출력부(24)를 통한 출력(26)으로의 신호 처리는 직접 신호 경로를 구성한다. 상술한 배경기술 부분에서 언급된 공지된 중재자와 동일한 기술을 사용하면, 본 발명에 있어서 중재자의 직접 신호 경로에서의 신호 전파 지연의 전형적인 값은 5.5nsec가 된다.

중재자는 상대적 우선순위 신호들 R₁-R_M을 수신하고, 우선순위 충돌의 경우에 입력부(22)에 제어 신호들 C₁-C_K를 제공하는 제어부(28)를 구비한다. 제어 신호들 C₁-C_K는 입력부(22)로 하여금 충돌이 없는 상대적 우선순위 신호들 R₁-R_M을 공급하게 함으로써 충돌을 해결한다. 제어부(28)를 통한 입력 신호들 S₁-S_N의 처리는 제 2 신호 경로를 구성한다.

제어부(28)는 직접 신호 경로를 변경함으로써 우선순위 충돌을 해결한다. 상기 언급한 바와 같이, 제 2 신호 경로는 단지 가끔 사용될 뿐이다. 제어부(28)가 부가적인 회로를 구성하기 때문에, 일반적으로 상기 회로를 직접 경로 밖에 두는 것이 유리하다. 처리될 상대적 우선순위 신호들 R₁-R_M의 수가 증가될 때 게이트 지연들이 현저하게 되는 곳은 제어부(28)가 된다.

제 3 도는 제 2 도의 기능적 장치와 제 1 도에서의 종래 기술의 중재자와 유사한 부분들을 사용하는, 본 발명 중재자의 제 2 실시예를 도시한다. 제 3 도에 있어서, 입력부(12) 및 디코드 논리부(14)는 본 발명의 구조에 포함되는 공지된 우선순위 중재자를 형성한다. 디코드 논리부(14)는 통상의 방법으로 돌발적인 우선순위 충돌을 처리한다. 하지만, 디코드 논리부(14)로부터의 제어 신호들 C₁-C_K는 전달부(30)로 공급된다. 전달부(30)는 우선순위 충돌의 경우 제어 신호들 C₁-C_K에 응답하여 입력부(12)에 대한 입력 신호들 S₁-S_N의 전송을 제어한다. 충돌의 상황에 있어서, 전달부(30)는 제어 신호들 C₁-C_K및 입력 신호들 S₁-S_N의 조합을 입력부(12)에 공급하여, 충돌을 제거하고, 명확한 절대 우선순위 신호들 G₁-G_N을 발생시킨다. 만일 충돌이 없다면, 제어 신호들 C₁-C_K는 입력(20)으로부터 입력부(12)로 전파되는 입력 신호들 S₁-S_N을 간여하지 않는다. 즉, 전달부(30)는 입력 신호들 S₁-S_N에 작용하지 않은 채로 유지된다.

제 4 도는 본 발명에 따른 4-입력 중재자의 제 1 상세한 실시예를 도시하며, 제 3 도의 구조가 사용된다. 입력부(12)는 상대적 우선순위 신호들 R₁-R₁₂를 발생시키도록 입력 신호들 S₁, S₂, S₃, S₄의 특정 쌍들을 평가하는 6개의 상호 배타적 소자들(40∼50)을 구비한다. 상대적 우선순위 신호들(R₁-R₁₂)은 디코드 논리부(14)의 입력에 공급된다.

디코드 논리부(14)에 대하여는 본 명세서에 참고적으로 부가된 상기 언급된 미국 특허 4,835,422 에 설명되어 있다. 디코드 논리부(14)는 논리 게이트들의 조합 장치임을 주목해야한다. 즉, 디코드 논리부(14)에 의해 제공된 제어 신호들 C₁-C₄는 상대적 우선순위 신호들 R₁-R₁₂의 순시값들에 의해 결정된다. 이해를 용이하게 하기 위해, 입력 신호들 S₁및 S₂를 수신하는 소자(40)와 디코드 논리부(14) 간의 리드선은 1/2 및 2/1에 의해 표시되며, 이들 각각은 "S₁이 S₂를 우선하는 경우"의 상대적 우선순위 신호 R_1."S₂가 S₁을 우선하는 경우"의 R₂에 대한 연결을 나타낸다. 유사한 표시가 다른 소자들(42-50)과 디코드 논리부(14)간의 리드선들에 대하여 사용된다.

디코드 논리부(14)는 충돌이 없는 전체의(절대) 우선순위 상태를 특정하는 제어 신호 C₁-C₄를 전달부(30)에 제공한다. 전달부(30)는 제어 신호들 C₁-C₄에 응답하여 입력 신호들 S₁, S₂, S₃및 S₄를 상호 배타적 소자들(42-48)로 전송하는 논리 OR 게이트들(70-84)을 포함한다. 소자들(40-50)은 출력부(24)에 직접 접속된다. 출력부(24)는 절대 우선순위 신호들 G₁-G₄를 공급하기 위한 4개의 논리 AND 게이트들(90-96)을 구비한다. 각각의 AND 게이트들(90-96)은 상호 배타적 소자들(40-50)의 출력들 a 및 b 중 선택된 출력들에 접속된 입력들을 갖는다.

상호 배타적 소자들(40-50) 각각은 순차 논리 회로를 포함한다. 즉, 소자들(40-50) 각각은 소자에 의해 수신된 신호들의 순시값 및 이전의 값 모두에 의존하는 출력 신호들을 공급한다. 본 실시예에 있어서, 각 소자(40-50)의 설계는, 소자 입력들 c 및 d 양쪽 모두에서의 신호들이 논리 "HIGH" 상태가 될 때, 소자 출력들 a 및 b 모두가 논리 LOW 상태를 제공하도록 된다. 만일 입력 c 에서의 신호가 처음 논리 LOW 상태가 되면, 출력 a 는 HIGH 상태를 제공하고 출력 b는 LOW 상태를 제공하며, 만일 입력 d가 처음 논리 LOW가 되면, 그 반대가 된다. 다른 입력(d 또는 c 각각)에서의 신호가 마찬가지로 LOW가 되는 경우, 출력들 a 및 b 에서의 신호들은 바뀌지 않는다.

중재자의 동작은 다음과 같다. 입력 신호들 S₁, S₂, S₃및 S₄모두는 초기논리 HIGH 상태라고 가정한다. 결과적으로, 소자들(40-50)은 양 출력들 a 및 b 에서 논리 LOW가 되고, AND 게이트들(90-96)은 LOW 출력 신호들 G₁-G₄를 공급한다. 디코드 논리부(14)는 전달부(30)의 OR 게이트들(70-84)에 논리 LOW 들을 제공하여, 상기 게이트에 신호들 S₁, S₂, S₃및 S₄를 통과하게 한다.

신호 S₁이 논리 LOW가 되는 첫 번째 신호라고 가정한다. 그 경우 입력 신호 S₁은 신호 S₂,S₃및 S₄보다 우선순위를 획득하게 된다. 소자들(40, 42 및 44) 모두의 출력들 a는 논리 HIGH 를 공급하며, 모든 다른 소자 출력들은 논리 LOW를 제공한다. 따라서, 절대 우선순위 신호 G₁은 논리 HIGH가 되고, 절대 우선순위 신호들 G₂-G₄는 논리 LOW가 되는데, 이는 입력 신호 S₁의 절대 우선순위를 나타내게 된다. 제어 신호들 C₁, C₂, C₃및 C4 는 각각 논리 HIGH, LOW, LOW 및 LOW 가 되며, 입력 신호들 S₃및 S₄의 작용에 관계없이, OR 게이트들(72 및 76)이 소자들(42 및 44)에 논리 HIGH 를 각각 공급하는 방식으로 OR 게이트들(70-84)을 제어한다. 다른 OR 게이트들(70, 74 및 78-84) 각각은 디코드 논리부(14)로부터 논리 LOW를 수신하며, 입력 신호들 S₂, S₃및 S₄를 통과시킨다.

이후에 입력 신호들 S₂, S₃및 S₄중 하나 이상의 신호들이 논리 HIGH에서 논리 LOW로 변환된다면, 그에 따라 관련 소자들(46-50)의 출력은 변화될 것이다. 하지만, 디코드 논리부(14) 및 AND, 게이트들(90-96)로 공급된 논리 신호들의 특정 조합들로 인하여, 절대 우선순위 신호들 G₁-G₄및 제어 신호들 C₁-C₄는 그들 상태들을 변화시키지 않는다.

우선순위 충돌 조건하에서의 중재자 동작이 실례로서 설명될 것이다. 다음의 경우가 발생했다고 가정한다: S₁이 S₂에 우선하며, S₂가 S₃에 우선하고, S₃가 S₄에 우선하며, S₄가 S₁에 우선하고, S₁이 S₃에 우선하며, S₄가 S₂에 우선한다. 이러한 것은 예컨대, 포함되는 회로 및 지연 경로들의 분해능(resolution) 내에서 동시에 도달함에 따라 발생하게 되는 모순된 우선순위 상황을 나타내고 있다. 이러한 특정 신호 조합은 다음의 상대적 우선순위 신호들을 발생시킨다: 1/2, 2/3 3/4, 1/3 및 4/2로 나타나는 리드들 상의 논리 HIGH 신호들, 다른 리드들 상의 논리 LOW 신호들. 절대 우선순위 신호들 G₁-G₄모두는 논리 LOW가 되며, 절대 우선순위는 표시되지 않았다. 또한, 입력 신호들 S₁-S₄모두는 논리 LOW가 된다.

용이하게 추론할 수 있는 바와 같이, 디코드 논리부(14)는 제어 신호들 C₁-C₄에 대하여 다음의 값들을 발생한다: C₁은 HIGH, C₂-C₄모두는 LOW. 제어 신호들 C₁-C₄는 전달부(30)에 OR 게이트들(70-84)로 공급된다. OR 게이트들(72 및 76) 모두는 디코드 논리부(14)로부터 논리 HIGH 를 수신한다. 따라서, 소자(42)의 입력 d 및 소자(44)의 입력 d 모두는 HIGH를 수신하며, 소자(42)의 입력 c 및 소자(44)의 입력 c 모두는 LOW 를 수신한다. 소자(42)는 그 출력 신호들을 변화시키지 않지만, 소자(44)는 새로운 상태를 수용하도록 작용되며, 여기에서 출력 a 는 HIGH가 되고 출력 b 는 LOW 가 된다. 결과적으로, 리드 1/4는 이제 HIGH가 되며, 리드 4/1은 LOW 가 된다. 디코드 논리부(14)는 그 상태를 유지하지만, 출력부(24)는 S₁으로 지정된 우선순위를 나타내는, 즉, G₁이 HIGH이고 G₂-G₄모두가 LOW 인, 절대 우선순위 신호들 G₁-G₄를 제공한다.

입력부로부터 출력부(24)로의 직접 신호 경로와 디코드 논리부(14)을 통한 제어 경로로 구조를 분할하는 것은 직접 경로내의 성분들을 속도와 관련하여 최적화하는데 적절히 이용된다. 제어 경로, 특히 디코드 논리부(14)내의 성분들은 전력 소비와 관련하여, 직접 회로 실시예에 있어서는 기판 영역과 관련하여, 바람직하게 최적화된다.

입력부(12) 및 디코드 논리부(14)의 회로는 종래 기술의 중재자를 구성한다. 제 4 도에 도시된 바와 같은 디코드 논리부(14)는 종래 기술의 4-입력 중재자에서 사용되는 것과 동일하다. 이렇게 도시된 구조는 공지된 유용한 회로 블록들을 적절히 이용할 수 있다.

또한, 본 발명에 있어서, 디코드 논리부(14)의 AND 게이트들(100-106)은 우선순위 충돌들을 해결하는데 기여하지 못하므로 생략될 수도 있다. 4개 이상의 입력들을 갖는 종래 기술의 디코드 논리부에 있어서는, 디코드 논리부로부터 일부의 논리 게이트들을 제거하는 경우에는 충돌을 해결하는 부분의 동작에 영향을 미치게되며, 때문에 권할 사항이 아니다.

제 5 도는 본 발명에 따른 중재자의 제 2 실시예를 도시한다. 제 4 도의 중재자와 다른 유일한 차이는 제 4 도의 출력부(24)가 디코드 논리부(14)와 병합되었다는 것이다. AND 게이트들(100-106) 각각의 논리 동작은 제 4 도의 AND 게이트들(90-96)에서와 동일한 상대적 우선순위 신호들 R₁-R₁₂의 조합들로 실행되기 때문에, 절대 우선순위 신호들 G₁-G₄는 AND 게이트들(100-106)의 각 출력에서 유용할 수 있다.

마찬가지로, AND 게이트들(100-106)은 우선순위 충돌을 해결하는데 기여하지 못함을 주목해야 한다. 때문에 AND게이트들(100∼106) 및 각 OR 게이트들(108-114)간의 접속은 삭제될 수 있다. 역시, 도시된 바와 같이, 입력부(12) 및 디코드 논리부(14)는 공지된 중재자를 구성하게 된다. 중재자의 동작은 마찬가지로 제 4 도의 동작과 동일하다.

제 6 도는 본 발명에 따른 중재자의 제 3 구성적 실시예를 도시한다. 도시된 장치는 입력 신호들 S₁-S₈에 대하여 절대 우선순위를 결정하기 위한 8-입력 중재자가 된다. 그 구조는 제 3 도의 통상 개념을 따르며, 더 이상의 상세한 설명이 필요치 않다. 디코드 논리부(14)는 균일한 디코드 논리 블럭들(200-210 및 220)로 디코드 회로를 분할한 특정 구조를 갖는다.

8개의 입력 신호들 S₁-S₈은, 제 4 도의 중재자 동작과 유사하게, 입력부(12)의 28개의 상호 배타적 소자들에 의해 제공된 56개의 상대적 우선순위 신호들 R₁-R₅₆을 발생시킨다. 상기 상대적 우선순위 신호들 R₁-R₅₆각각은 다른 신호들 보다 우선하는 입력 신호들 S₁-S₈중 한 신호의 상대적 우선순위를 나타낸다. 상대적 우선순위 신호들 R₁-R₅₆은 각각 12개의 상대적 우선순위 신호들의 여섯 그룹들로 배열된다. 디코드 논리 블럭들(200-220) 각각은, 입력신호들 S₁-S₈의 각 4개조 내에서 상대적 우선순위를 결정하기 위해 각 그룹의 상대적 우선순위 신호들을 수신한다.

특히, 상대적 우선순위 신호들 R₁-R₅₆은 다음의 4개조의 입력 신호들 S₁-S₈: [S₁-S₂-S₃-S₄], [S₁-S₂-S₅-S₆], [S₁-S₂-S₇-S₈], [S₃-S₄-S₅-S₆], [S₃-S₄-S₇-S₈], [S₅-S₆-S₇-S₈], 에 내재하는 우선순위 상태들과 관련하여 여섯 그룹들로 분할된다. 상대적 우선순위 신호의 각 그룹은 디코드 논리 블록들(200-210)의 각 블록에 공급된다. 디코드 논리 블럭들(200-210) 각각은, 입력 신호들의 관련 4개조 내의 또다른 상대적 우선순위 상태를 특정하는 또 다른 상대적 우선순위 신호들을 공급한다.

다음으로, 디코드 논리 블럭들(200-210)에 의해 공급되는 또 다른 상대적 우선순위 신호는 논리 OR 게이트들(300-322)에 의해 논리적으로 쌍으로 된다. 논리 OR 게이트들(300-322)은 또 다른 상대적 우선순위 신호들의 어느 쌍에 동일 그룹내에서 다른 쌍의 입력 신호들 보다 우선순위를 갖는 입력 신호가 있는지를 나타내는 출력 신호들을 공급한다.

실례로, 그룹[S₃-S₄-S₇-S₈]에 관련되는 쌍들은 [S₃-S₄] 및 [S₇-S₈]이 된다. 논리 OR 게이트들에 의하여, 동일 그룹내의 다른 쌍들의 입력 신호들보다 우선순위를 갖는 입력 신호가 어느 쌍에 있는지를 나타내는 출력 신호가 발생된다. 제 6 도에 있어서, 각 OR 게이트들은 그들 각 출력 신호들로서 참조된다. 실례로, OR 게이트들 12/78 및 78/12는 그룹 [S₁-S₂-S₇-S₈]내의 상대적 우선순위가 쌍 S₁/S₂에 있는지 또는 쌍 S₇/S₈에 있는지를 나타내는 출력 신호들을 공급한다.

다음으로, 상기 그룹들은 논리 OR 게이트들의 출력 신호들을 또 다른 디코드 논리 블럭(220)으로 전송함으로써 서로간에 상호 관련된다. 블럭(220)은 모든 쌍들 중 어느 쌍이 절대 우선순위를 갖는 특정 입력 신호와 관계되는지를 특정하는 출력 신호들을 공급한다. 실례로, 만일 절대 우선순위가 S₅또는 S₆에 지정된다면, 리드 56/123478 이 활성화된다.

최종적으로, 블럭(220)의 출력 신호들 및 각 쌍들의 우선순위를 나타내는 입력부(12)의 출력신호들에 대하여 논리 AND 게이트 장치(230)에서 실행되는 논리 AND 연산은 절대 우선순위 신호들을 제공한다. 이러한 우선순위 신호들은 전달부(30)로 공급된다.

분할 구조는 어떠한 수의 입력 신호들에 있어서도 균일한 디코드 블럭들(200-220)을 갖는 층의 계층적 장치로 처리될 수 있는 이점이 있다. 디코드 블럭으로 사용되는 회로의 예는 제 4 도의 디코드부(14)가 된다. 이러한 방법으로 디코드부(14)의 설계는 상당히 간략화 된다.

상술한 분할 접근은 제 1 도에 따라 종래 중재자의 디코드 논리부(14)에도 역시 이용될 수 있다는 것은 당 분야에 숙련된 사람에게는 자명한 일일 것이다.

상술한 도면들은 실례로서 주어진 것이다. 본 발명의 중재자를 실행하는데 이용되는 특정기술(예컨대, 전체적으로 집적된 회로 또는 개별적 전자 부품), 이용된 논리 레벨들 또는 신호의 도달을 나타내는 것으로 천이 HIGH-LOW 대신의 LOW-HIGH 에 따라, 또는 다른 관련 기준에 따라, 당 분야에 숙련된 사람은 다른 논리 게이트들을 활용하거나, 부분적으로 또는 완전히, 도면에서 별개로 도시되어졌던 논리 게이트를 서로간에 결합시킬 수 있음을 용이하게 인식할 수 있을 것이다. 상기 도면들은 기능적으로 해석하는 것이 바람직하다.

Claims

중재자 입력(S1-SN)에서 수신된 다수의 입력 신호들 중 특정 신호와 관련하며, 입력 신호들 중에서 다른 모든 신호들 보다 우선순위를 획득한 절대 우선순위 신호(absolute priority signal)를 중재자 출력에 제공하는 중재자(arbiter)에 있어서:

중재자 입력 및 중재자 출력 사이에 위치되어, 단지 입력 신호들(S1-S4)간의 우선순위 충돌이 없는 경우에만 입력 신호들(S1-SN)에 기초하여 절대 우선순위 신호를 결정하기 적합한 출력부(24, 100, 102, 104, 106)를 포함하는, 신호 처리 경로(12, 22, 24); 및

상기 신호 경로(12, 22, 24)에 결합되어, 상기 우선순위 충돌(priority conflict)을 해소하기 위한 제어 수단(14, 30)을 구비하며,

상기 제어 수단(14, 30)은 출력부(24, 100, 102, 104, 106)의 하나 이상의 입력 신호들을 변경하도록 배치되어, 출력부가 제어 수단(14, 30)에 의해 결정된 출력부(24, 100, 102, 104, 106)의 변경된 입력 신호들로부터 절대 우선순위를 결정하게 되는 것을 특징으로 하는, 절대 우선순위 신호를 제공하는 중재자.
제 1 항에 있어서,

상기 신호 경로는:

중재자 입력에 접속되어, 입력 신호들(S1-SN)을 수신하고, 각 서브셋의 입력 신호들(S1-SN)보다 우선순위를 획득한 입력 신호들(S1-SN)의 각 서브셋 내의 각 특정 입력 신호(S1-SN)를 각각 나타내는 각각의 상대적 우선순위 신호들(1/2, 2/1 등)을 제공하기 위한 입력부(12)를 구비하며,

상기 출력부(24, 100, 102, 104, 106)는 입력부(12)와 중재자 출력 사이에 결합되어, 상대적 우선순위 신호들(1/2, 2/1 등)에 응답하여 절대 우선순위 신호를 제공하고,

상기 제어 수단(14, 30)은:

입력부(12)와 출력부(24, 100, 102, 104, 106) 사이에 접속되어 우선순위 충돌을 나타내는 상대적 우선순위 신호들(1/2, 2/1 등)의 수신시 제어 신호들을 발생하는 입력들을 가지며, 입력부(12)에 결합되어, 상대적 우선순위 신호들(1/2, 2/1 등)이 모든 서브셋들에 대하여 우선순위를 획득한 우선순위 신호들(S1-SN) 중 한 신호를 일관되게 나타내도록 제어 신호들(C1, C2, C3, C4)을 통해 입력부(12)를 제어하는 출력들(C1, C2, C3, C4)을 갖는 충돌 해결부(14, 30)를 구비하는, 절대 우선순위 신호를 제공하는 중재자.
제 2 항에 있어서,

상기 충돌-해결부(14, 30)는 제어 신호들을 발생하는 제어부(14) 및 제어 신호들(C1, C2, C3, C4)의 제어 하에서 입력 신호들을 입력부(12)에 전달하는 전달부(30)를 구비하고, 상기 제어 신호들(C1, C2, C3, C4)은 절대 우선순위를 획득하지 않은 입력 신호들(S1-SN)의 적어도 일부의 전달을 차단하는, 절대 우선순위 신호를 제공하는 중재자.
제 3 항에 있어서,

상기 제어부(14)는 논리 게이트들의 조합 회로들을 포함하는, 절대 우선순위 신호를 제공하는 중재자.
제 3 항에 있어서,

상기 입력부(12) 및 상기 제어부(14)는 함께 제어 신호들을 발생하기 위한 또 다른 중재자를 기능적으로 포함하는, 절대 우선순위 신호를 제공하는 중재자.
제 3 항에 있어서,

상기 입력부(12)는, 한 쌍의 입력 신호들(S1-SN) 중 어느 신호가 다른 입력 신호(S1-SN) 보다 우선순위를 획득했는지를 특정하는 각각의 상대적 우선순위 신호(1/2, 2/1 등)를 각각 제공하는 상호 배타적 소자들(40, 42, 44, 46, 48)을 구비하고;

상기 출력부(24, 100, 102, 104, 106)는, 각 입력 신호(S1-SN)를 공통으로 갖는 입력 신호들(S1-SN)의 순서화 쌍들과 관련된 상대적 우선순위 신호들(1/2, 2/1 등)을 각각 수신하는 조합 논리 게이트들(90, 92, 94, 96, 100, 102, 104, 106)을 구비하며;

상기 전달부(30)는, 제어부로부터 각 인에이블 신호(C1, C2, C3, C4) 수신시 각 입력 신호(S1-SN)를 특정 상호 배타적 소자(40, 42, 44, 46, 48)에 각각 전달하는 전달 논리 게이트들(70, 72, 74, 76, 78, 80, 82, 84)을 구비하고:

상기 입력부(12) 및 상기 제어부(14)는 함께 또 다른 중재자를 구성하는, 절대 우선순위 신호를 제공하는 중재자.
제 6 항에 있어서,

상기 조합 논리 게이트들은 상기 제어부의 기능적 부분들인, 절대 우선순위 신호를 제공하는 중재자.