KR100260968B1

KR100260968B1 - 무선데이터신호용 복조기

Info

Publication number: KR100260968B1
Application number: KR1019940005981A
Authority: KR
Inventors: 헤겔러 빌헬름
Original assignee: 가이어 막스; 블라우풍크트-베르케 게엠베하; 아일러스 노르베르트
Priority date: 1993-06-04
Filing date: 1994-03-24
Publication date: 2000-07-01
Also published as: KR950002304A; DE59410378D1; EP0627833A1; EP0627833B1; ATE270483T1; ES2224100T3; PT627833E; DE4318643A1; JPH0799520A; US5414384A

Abstract

본 발명은, 라디오데이터신호의 전송이 억제된 보조캐리어의 위상스캐닝에 의해 이루어지고, 보조캐리어주파수를 갖는 신호를 포함하는 멀티플렉스신호가 대역패스필터 및 진폭제한기를 통과하는, 라디오데이터신호용 복조기에 관한 것으로서, 진폭제한된 캐리어주파수를 갖는 신호를 상기 보조캐리어의 주파수의 다수배인 스캐닝주파수로 스캐닝한다. 상기 보조캐리어의 매 주기중 소정의 부분에 걸쳐 상기 스캐닝값을 합산한다. 그리고 상기 합산된 스캐닝값을 디지탈신호처리회로(5 내지 13; 148)에 공급한다.

Description

무선데이터신호용 복조기

제1도는 본 발명에 따른 복조기의 블록회로도.

제2도는 적분 및 독출회로와 디지탈 대역패스필터.

제3도는 교통방송정보의 검출기 및 위상보정회로.

제4도는 반파장의 적분 및 적분결과의 후처리를 위한 회로.

제5도는 무선데이터신호 및 품질신호의 유도회로.

제6도는 본 회로에 필요한 클럭신호의 시간다이아그램.

제7도는 클럭발생회로.

제8도는 본 발명에 따른 복조기의 다른 실시예의 블록회로도, 및

제9도는 적분 및 독출회로의 블록회로도이다.

* 도면의 주요부분에 대한 부호의 설명

4 : 적분 및 독출회로 5 : 디지탈 대역 패스필터

18 : 클럭신호발생기 23 : 계수기

77 : 쉬프트레지스터 78 : 가산기

125 : 분주기

본 발명은 특허청구의 범위 제1항의 전제부에 기재된 무선데이터신호용 복조기에 관한 것이다.

공지의 무선데이터시스템에 있어서는 오디오신호에 부가하여, 예를 들어 송신되고 있는 프로그램의 명칭이나 기타 정보를 포함하는 데이터신호가 전송될 수 있도록 되어 있다. VHF - 스테레오 - 음향방송에 있어서 오디오신호 및 교통방송신호와의 양립성을 보장할 목적으로, 무선데이터시스템에서 교통방송에서도 사용되는 57 kHz의 반송파를, 전송될 데이터로 변조하며, 이때 물론 측파대는 교통방송의 각종 신호를 위해 사용되는 변조주파수의 외측에 존재한다. 이 경우 2중위상(hi-phase) 부호화가 선택되며, 이 2중위상 부호화는 57 kHz의 스펙트럼성분이 나타나지 않게 하고 클럭펄스가 함께 전송되도록 하는 역할을 한다. 변조된 무선데이터신호(이하, RDS 신호라함)의 전체 스펙트럼은 ±2.4 kHz의 범위내에 있다.

복조에 필요한 부반송파(subcarrier)의 재생시 및 위상스킵의 식별시 무선데이터신호의 교란은 가능한한 복조중의 오차로 귀결되어서는 아니된다. 이것은 특히 무선데이터신호외에 교통방송신호가 전송될 경우에는 매우 곤란하다.

이를 위하여 특별한 회로나 프로그램가능한 신호프로세서의 형식의 디지탈신호처리 방법이 널리 이용되고 있다. 이 두가지 경우에는 비교적 짧은시간내에 비교적 많은 양의 데이터가 처리되어야 한다.

본 발명의 목적은, 부반송파주파수를 갖는 신호를 후속하는 디지탈신호처리에 적합하도록 바람직하게 준비하는 무선데이터신호용 복조기를 제공하는 것이다.

상기 목적은, 억제된 반송파주파수를 갖는 신호를 부반송파 주파수의 배수인 샘플링주파수로 샘플링하고, 부반송파의 매 주기중 소정의 부분에 걸쳐 샘플링값들을 합산하고, 상기 합산된 샘플링 값을 디지탈신호처리회로에 공급하는 것을 특징으로 하는 본 발명에 따른 복조기에 의해 해결된다.

본 발명에 따른 복조기에서는, 디지탈신호처리회로가 그 입력측에 부반송파 주파수에 일치하는 중간주파수를 갖는 디지탈 대역패스필터를 가지는 것이 바람직하며, 상기 소정의 부분은 4 분의 1인 것이 바람직하다.

본 발명에 따른 복조기의 바람직한 일실시형태에서는, 디지탈신호처리회로는 디지탈 대역패스필터의 출력신호를 비트클럭신호의 반파장 각각에 걸쳐 적분하는 회로와, 연속된 두 적분의 차분 값들을 계산하기 위한 회로들 및 상기 차분값들의 합산값을 계산하는 회로를 포함하며, 상기 차분값들의 합산값으로부터 복조된 출력신호 및 스위칭위상보정신호가 발생되도록 되어 있다. 이 실시형태의 우수한 점은 매우 유용한 추가의 신호처리 특히 비트럭의 재생시에 180°오차보정을 위한 신호처리를 행한다는 데에 있다.

이 실시형태의 일실시예에서는, 연속된 두 적분의 차분값들로부터 하나의 차분값을 형성하고, 상기 차분값들의 차분값으로부터 품질신호를 형성하도록 되어 있다.

상기 실시형태의 다른 일실시예에서는, 디지탈 대역패스필터가 직교하는 2개의 출력신호를 발생하고, 출력신호의 최상위비트가 교통방송신호의 존재를 검출하기 위한 회로 및 재생된 부반송파의 발생을 위한 위상제어회로에 공급되도록 되어 있다.

본 발명에 따른 회로의 또 하나의 바람직한 실시형태는, 상기 차분값들의 합과 상기 차분값들의 차분값의 최상위비트로부터 재생된 무선데이터클럭신호의 위상을 제어하기 위한 신호를 발생시킨다.

또 하나의 실시예에서는, 샘플링 값들의 합산을 위하여 부반송파 주파수의 배수의 클럭이 입력되는 2개의 업/다운계수기가 마련되어 있으며, 상기 샘플링값들은 상기 부반송파의 4 분의 1 주기의 각각의 지속시간동안 교호적으로 업/다운 계수기의 제어입력부에 공급되며, 업/다운계수기는 상기 부반송파의 매 반주기동안 업카운트하고 상기 부반송파의 다음 매 반주기동안 다운카운트하며, 1주기의 종료시 마다 계수기상태가 신호처리회로내에 전송되도록 되어 있다. 여기서 신호처리회로는, 공급되는 신호들의 평가를 위한 프로그램이 실행될 수 있는 마이크로프로세서로 구성할 수 있다.

이 실시예의 장점은, 마이크로프로세서로 전송될 데이터에 있어서 57 kHz와의 혼합이 이미 이루어져 있기 때문에, 마이크로프로세서에 의해 처리하여야 할 데이터량은 미소하다는 데에 있다.

이 실시예의 바람직한 구성에서는, 계수기상태를 전송한 후에, 업/다운계수기 각각을 각각의 전송된 계수기상태의 소정의 부분으로 바람직하게는 절반으로 설정함으로써, 합산된 샘플링간의 대역패스필터링이 매우 간단하게 이루어질 수 있다.

이하에서 본 발명의 실시예들에 관한 첨부도면을 참조하여 본 발명을 상세히 설명한다.

도면들에서 동일한 부분에 대해서는 동일한 부호가 부여되어 있다.

ADD로 표시된 기호는 시리얼가산기를 나타내는 것으로서, 세개의 입력부(A, B 및 CI(Carry-in))와 2개의 출력부(S 및 CO(Carry-on))를 구비한 전가산기(Full Adder)로 이루어져 있다. 출력부(5)에서는 A + B + CI 가 홀수인 경우 1 이 나타난다. 출력부(CO)에서는 A + B + CI > 1 인 경우 1 이 나타난다. 이 가산기의 또 하나의 구성요소는 D 플립플롭으로서 그 데이터입력부(D)는 CO와 연결되어 있고, 그 출력부(Q)는 CI와 연결되어 있다. 클럭으로서 D 플립플롭에는 각 가산기출력부와 연결된 쉬프트레지스터와 동일한 클럭이 공급된다. 가산하기 전에 플립플롭은 셋트나 리셋트를 통해 프리셋팅될 수 있으며, 이것은 도면들에서 CO = ... 로 표시되어 있다.

또한 도면들에서는 플립플롭이 그 데이터입력부(D)와 적어도 하나의 출력부(Q)로 특정되어 있지만, 쉬프트레지스터(SR), 계수기(CNT) 및 적분기(INT)에 대해서도 이용되고 있다.

제1도에 도시된 본 발명에 따른 RDS복조기의 실시예에는 1에서 수신된 다중신호(MPX)가 공급되고, 이 신호는 무선데이터신호외에 교통방송신호도 포함할 수 있다. 57 kHz 대역패스필터(2) 내에서 필터링된 후 다중신호는 3에서 진폭제한된다. 그렇게 발생된 이진신호는 적분 및 독출회로(4)를 제어하고, 이 회로의 출력신호는 디지탈 대역패스필터(5)에 공급된다. 이 대역 패스필터(5)는 57 kHz 신호(Y)의 두 직교성분(YC 및 YS)을 위한 2개의 출력부를 가진다.

두 성분은 교통방송신호의 존부를 식별하는 회로(6)와 57 kHz 신호의 위상보정을 위한 회로(7)에 공급된다. 이들 성분중 하나는 반파장적분회로에 공급되고, 그로부터의 출력신호는 4분의 1비트 클럭주기 즉 1/4.75 kHz 만큼 시간지연된 2개의 값이 9 에서 감산된다. 이 값(HWID)으로부터 10 에서 합산값(ISS)과 차분값(ISD)이 형성된다.

합산값(ISS)은 회로(11)에서 복조된 무선데이터신호(DA) 및 180° 위상오차를 보정하는 보정신호를 발생하는 역할을 한다. 차분값(ISD)은 품질을 나타내는 신호를 발생시키는 회로(12)에 공급된다. 두 회로(11 및 12)에서는 무엇보다도 상기 신호(ISS 혹은 ISD)의 최상위비트(MSB)를 분리하여 위상제어회로(13)에 공급한다. 이 위상제어회로에서는 2개의 신호(11 및 51)가 발생하고, V1은 1.1875 kHz 신호의 위상편차를 나타내고, S1은 편차의 부호를 나타낸다. 합산값(ISS)의 최상위비트는 위상선택회로(14)로 공급되고, 이 회로는 보정신호에 의해 제어된다. 출력부(76)에서는 무선데이터신호(DA)를 얻을 수 있고 출력부(17)에서는 품질신호(QU)를 얻을 수 있다.

클럭신호발생기(18)는 각 회로에 대한 클럭신호를 발생하며, 이 클럭신호에 대해서는 제2도 내지 제7도를 참조하여 이후에 상세히 설명한다. 회로(7 및 13)으로부터 발생된 신호들(V57, S57, V1 및 S1)은 클럭신호발생기(18)에 포함된 분주기를 제어한다.

제2도는 적분 및 독출회로(4)와 디지탈 대역패스필터(5)를 제1도에 비해 상세히 도시한 것이다. 이진신호가 D 플립플롭(22)의 입력부(21)에 공급되고, 플립플롭(22)에는 8.644 MHz의 주파수를 갖는 클럭신호가 입력된다. D플립플롭(22)의 출력부(Q)는 6비트 계수기(23)의 카운트인에이블입력부(CE)와 연결되어 있고, 이 계수기(23)에도 역시 8.644 MHz의 주파수를 갖는 클럭신호가 입력된다. 클럭신호(CZ)의 클럭중에 계수기(23)의 내용이 7비트 쉬프트레지스터(24)로 이전된다. 이때 클럭임펄스는 억제되거나 효력을 발생하지 못하고, 6비트 계수기(23)는 ix-19로 설정된다. 여기서 ix 는 오차있는 클럭임펄스의 시간에 적용되는 이진신호(0 또는 1)의 값이다. 쉬프트레지스터(24)로부터 이전된 6비트 계수기(23)의 내용은 추가의 1비트만큼 보정되며(즉 최하위 비트), 이것은 로딩시에 0 으로 설정된다. 이에 의하여 그 쉬프트레지스터 및 이어지는 쉬프트레지스터에 대한 공동의 클럭신호를 사용할 수 있게 된다.

쉬프트레지스터(24)의 시리얼 데이터입력부(SI)는 MSB 출력부와 연결되어 있으므로, 10비트에 의한 산술적 우측 쉬프트(Shift-Right)가 가능하게 된다.

디지탈 대역패스필터(5)는 제2차수의 순환필터로 구성되고 228 kHz 의 클럭주파수에서 함수 Y(n) = 2X - 7/8Y(n-2)를 갖는다. 이 필터는 57 kHz에서 16의 증폭도를 갖는다. 이 필터의 입력신호는, 최후 3개의 비트가 평가시의 마무리오차에 기인하여 필터내에서 탈락되기 때문에, 2와 곱하여진다.

필터는 하나의 가산기(25), 지연회로로서 역할하는 2개의 쉬프트레지스터(26, 27), 또 하나의 가산기(28), 1비트 메모리(29) 및 반전기(30)로 이루어져 있다.

1비트 메모리(29)는 제4최저비트로 프리셋트되어 있다. 그의 데이터입력부에 제5최저비트가 존재한다. 여섯개의 클럭임펄스가 이어지므로 최상위비트가 1비트 메모리(29)내에 존속하게 된다. 보정신호형성시 나타나는 -1 의 “오차” 는, 그에 의해 값 Y = 0 일 때의 부호의 문제가 배제되므로, 의도적으로 보정되지 아니한다. Y = 0 는 함수적으로 등가값 +0.5 를 갖지만 Y = -1 은 -0.5 에 해당한다. 그리하여 함수적 0 는 최상위비트의 스킵과 함께 정확히 떨어지며, 이것은 57 kHz 위상제어용으로 바람직하다.

대역패스필터(5)의 두 쉬프트레지스터(26, 27)에서는 위상제어 이후에 57 kHz 신호의 두 직교성분들의 중간값이 나타나게 된다. 이것은 57 kHz 클럭으로 읽혀져 무선데이터신호 및 경우에 따라서는 교통방송신호에도 부속될 수 있다. 두 값의 최상위비트는 위상제어 및 교통방송식별에 이용된다. 무선데이터신호를 포함하는 57 kHz 신호의 성분중에서 5비트수가 무선데이터변조를 위해 이용된다.

교통방송신호의 식별회로(6)(제3도)에는 34 및 35에서 57 kHz 신호의 두 성분이 공급된다. 이들은 4.75 kHz 신호의 클럭이 입력되는 2개의 D 플립플롭(36, 37; 38, 39)을 통과한다. D 플립플롭(37, 39)의 입력신호 및 출력신호는 각각 배타적 OR 회로(40, 41)로 공급되고, 이들은 부호변경시 각 하나의 임펄스를 제공한다. 플립플롭(42, 43)은 그 임펄스에 의해 셋트되고 0.6 kHz의 주파수를 갖는 클럭신호에 의해 리셋트된다. 이들 플립플롭과 그에 이어진 NAND 회로(44)에 의해, 상기 성분들중 적어도 하나내에서 2개의 1.1875 kHz 주기중에 부호변경이 나타나지 아니하는 경우에 식별되게 된다. 이경우 교통방송신호의 존재가 개연성이 있는 것으로 간주된다. 그래서 이어진 5비트 적분기(45)는 증가되고 그렇지 아니한 경우에는 감소되게 된다. 적분기는 양측의 오버플로우차단기를 구비한다. 증가 및 감소의 크기는 계수방향과 다음의 표에 따른 적분기(45)의 제2최고비트에 의존한다.

통계적으로 교번하는 예/아니오 정보인 경우, 적분기는 세개의 안정위치, 즉 중앙 및 양단위치를 가지며, 이들로부터 정보의 명백한 바이어스의 경우에만 나타날 수 있다. 그 히스테리시스는 양호한 신호일 경우 결정이 신속하도록 하고, 교란인 경우에는 관성이 크도록 한다. 적분기내용의 최상위비트는 출력신호를 나타내고, 교통방송신호의 존재의 식별여부를 의미한다. 이것은 출력부(46)로부터 얻을 수 있다.

제3도에도 도시되어 있는 57 kHz 위상보정용 회로에는 디지탈 대역패스필터(5)로부터 57 kHz 신호의 두 성분의 최상위비트 및 회로(6)의 출력신호를 입력부들(47, 48, 49)을 통해 공급받는다. 이 신호들은 OR 회로(50) 및 배타적 OR 회로(51)에서 결합된 다음 입력부(UP)를 통해 1비트 계수기들(52 내지 56)로 이루어진 5비트 계수기를 제어하며, 1비트 계수기들은 오버플로우출력부 및 언더플로우출력부가 상호 연결되어 있다. 전체 계수기들의 각 오버플로우 혹은 언더플로우 이후에 5비트 계수기는 그의 계수영역의 중앙값으로 설정된다.

증가분 혹은 계수영역의 크기는 초기의 신속한 조절과 안정적인 작동시 큰 관성을 유발시킬 수 있는 변수로 할 수 있다. 이를 위하여 각 1비트 계수기들은 멀티플렉서(57, 58)과 비활성적으로 접속될 수 있다. 화살표로 표시된 멀티플렉서(57, 58)의 입력부를 통해 적합한 스위칭신호들이 공급되게 된다.

49에 공급된 신호(ARI)가 값 1을 취하면, 하나의 성분만이 제어에 이용되며, 이것은 위상제어루프가 위상을 그 중앙값이 0 로 되도록 회전시키므로 자동적으로 RDS 성분으로 된다. ARI = 1 인 경우, 47 및 48 에 공급된 성분들의 배타적 OR 결합이 코스타스루프(Costas-Loop)의 형태로 위상제어에 이용되게 된다. 적절한 반전에 의하여 ARI = 1 인 경우와 같이 동일한 성분이 RDS 성분으로 되게 된다.

그리하여 회로(7)의 출력부(59, 60)에서는 57 kHz 반송파의 위상상태의 제어를 위한 신호(V57 및 S57)를 얻을 수 있다. 여기서 신호(V57)는 값이 1인 경우 위상의 변동을 유발시키고 계수기(56)의 오버플로우 혹은 언더플로우시 단시간에 발생한다. 신호(S57)는 부호, 즉 변동의 방향을 나타내고 계수기(56)의 각 내용으로 이루어진다. 신호(V57 및 S57)는 228 kHz 발진기(제7도)내에서 8.664 MHz의 클럭주파수가 종래와 같이 38에 의하는 대신 37 혹은 39에 의해 1회 분할되도록 한다.

양호한 1.1875 kHz 위상제어 및 RDS 복조를 위해서는 무엇보다도 57 kHz - RDS - 샘플링 값의 근사적인 사인파형상의 평가가 필요하고, 그리고 2개의 상이한 위상에 대해서도 동시에 필요하다. 그래서 본 발명에 따른 복조기에서는 먼저 90° 만큼 차이가 나는 2개의 반파장 적분을 형성하여 그로부터 원하는 함수를 합성하도록 되어 있다.

57 kHz - RDS - 샘플링 값의 다양하고도 충분히 미세하게 단계화된 평가에는 승산이 필요하기 때문에, 본 발명에 따른 복조기에서의 평가는 적분에 이용될 샘플링값의 여러가지의 시간적 밀도에 의해 성취된다. 이것은 그 값이 57 kHz 대역패스필터내에서 미소한 57 kHz 주기중에 미소하게 변동하기 때문에 가능하다. 최고의 샘플링주파수(샘플링 값의 최대밀도)으로서는 57 kHz가 선정된다. 이에 의하여 114 kHz의 주파수(가능하다고 가정할 때)에 비해 연산에 필요한 회로에서 적어도 1비트가 절감되게 된다.

이를 위하여 제4도에 상세히 도시되어 있는 회로(8)에서는, 비트클럭신호의 반파장의 11개의 각 샘플링값 Y 가 반파장적분값(HWI)에 가산되고, 이때 개별샘플링값(Y)의 5개의 최하위비트는 생략된다. 여기에 사용되는 것이 AND회로(61), 가산기(62), 제어회로(63)에 의해 함께 제어되는 또 하나의 AND 회로(64) 및 2개의 8비트 쉬프트레지스터(65, 66)이다. 샘플링값(Y)는 회로(8)의 입력부(61′)에 공급된다. 사인 및 코사인-반파장 적분값(SHWI 및 CHWI)는 다음의 원리에 따라 동시에 형성된다.

계수기는 4.75 kHz 주기중에 분주기(125)(제7도)내에서 57 kHz 주기를 계수하며, 이때 계수기상태는 0 와 11 사이에서 이동한다. 2개의 8비트 워드(SHWI 및 CHWI)는 16비트 쉬프트레지스터내에서 회전하고, 이 쉬프트레지스터는 쉬프트레지스터(65, 66)에 의해 형성되고 그의 입력부에 의하여 5비트 샘플링값의 가산과 회전된 워드(8비트)의 소거가 이루어진다. 6 의 분주기(125)(제7도)내 계수기의 상태에서는 지연 및 가산이 전혀 일어나지 않으므로 그 위상은 1.1875 kHz 위상변동에 이용될 수 있다.

다음의 다이아그램에서 rot(r)는 8비트 만큼의 데이터의 순환을 표시한다. < 3 및 > 8의 계수기상태인 경우에는 가산들사이에서의 회전이 필요하다. s-c 으로 표시된 다이아그램의 행내에는 어느 반파장(사인 혹은 코사인)이 가산에 이동되는지를 표시한다. 행 add 는 가산이 수행되는 지에 따라 a 로 표시한다. sin 및 cos 행에서는 그 성분에 대해 가산이 수행되었을 때 * 가 표시되고, dump 행에서는 매 반파장적분에 대해 해당 값이 취하여졌는 시점이 표시되어 있다. 그리하여 쉬프트레지스터내의 부속 메모리는 소거된다.

이와 같이 하여 얻어진 반파장적분값(HWI)에 의하여 세개의 최하위비트가 생략될 수 있다. 마무리오차는, 이후에 반파장적분값(HWI)의 차분만이 이용되기 때문에 여기서는 보정될 필요가 없다.

분주기(125)(제7도)의 실현을 위하여는 1/3 및 1/4 분주기로 이루어지는 체인을 사용하면, 클럭의 발생이 단순화되기 때문에 바람직하다. 1/3 분할기는 필요한 경우(V1 = 1), 3 대신에 2 혹은 4 로 1회 분할한다.

회로(9)(제1도 및 제4도)에서는 2개의 연속된 매 2개의 반파장적분값(HWI)의 차분이 4.75 kHz 클럭으로 형성된다. 이를 위하여 5비트 쉬프트레지스터(71)가 마련되어 있고, 그 출력부는 반전기(72)를 통해 가산기(73)와 연결되어 있다. 74 에 공급된 신호(HWI)는 한편으로는 쉬프트레지스터(71)에 도달하고 다른 한편으로는 가산기(73)에 도달한다. 가산기의 출력부는 회로(9)의 출력부(75)를 형성하고, 거기에서는 신호 HWID(n) = HWI(n) - HWI(n-1)이 나타난다. 비트의 수가 증가는 이러한 방식의 가산에 있어서는, 최종클럭임펄스에서 - 본 예의 경우 여섯번째 - 두 입력신호의 최상위비트가 가산기에 나타나도록 되어 있다. 이것은 회로(9)에서 쉬프트레지스터(71)에 대한 클럭신호(CHWID) 내에서 매 다섯번째의 임펄스가 억제되도록 하여 여섯번째 임펄스를 갖는 최상위비트가 더욱 지연되도록 함으로써 이루어진다.

회로(10)(제1도 및 제4도)에서는, 연속된 매 2개의 신호값의 합산 및 차분이 형성된다. 이것은 6비트의 정밀도를 갖는 4.75 kHz 클럭으로 수행된다. 입력부(76)에는 신호 HWID가 공급되어 쉬프트레지스터(77)에 도달하며, 그 출력부는 가산기(78)와 직접 연결되고 반전기(80)를 거쳐 또 하나의 가산기(78)와 연결되어 있다. 추가의 신호로서 가산기(78, 79)에 신호 HWID 가 입력부(76)으로부터 공급된다. 출력부(81)은 합산신호(ISS)를 출력부(82)는 차분신호(ISD)를 제공하며, 양자는 그 합산시 비트수가 증가하지 않기 때문에 6비트폭을 갖는다. 즉 새로이 발생한 최상위비트는 제2최상위비트와 동일하고 따라서 생략될 수 있다.

합산신호(ISS)에서는, ISS(n) = HWID(n) + HWID(n-1) = HWI(n) - HWI(n-2)이고, 두 HWI값이 5비트의 폭만을 가지기 때문에 정확한 것이 중요하다. 차분신호(ISD)의 경우에는 6비트 공간의 초과가 Y 의 진폭복조(1.5 kHz 이상)가 강화될 때에만 가능하며, 그러나 이것은 주어진 대역폭 때문에 있을 수 없다. 또한 그러한 신호(ISD) 내의 개별오차는 단지 품질신호의 오차값으로 귀결될 뿐이고, 이것은 허용가능한 범위내에 있다.

신호(ISS)는 출력부(81)를 통해 180° 오차 검출회로(11)(제5도)에 공급된다. 차분신호(ISD)는 출력부(82)를 통해 품질신호의 유도회로(12)에 공급된다. 두 회로는 제5도에 도시되어 있고 입력부(85, 86)마다 매 하나의 멀티플렉서(87, 88)가 마련되어 있으며, 여기에는 6비트 쉬프트레지스터(89, 90)가 접속되어 있다. 이들 쉬프트레지스터는 무엇보다도 신호(ISS 및 ISD)로부터 최상위비트(MSB)를 분리하여 1.1875 kHz 클럭의 위상제어회로(13)에 공급한다.

회로(13)(제5도)는 배타적 OR 회로(91)를 구비하고, 여기에 5비트 업/다운 계수기(92)가 접속되며, 이 계수기는 2.375 kHz 의 주파수를 갖는 클럭이 입력된다. 배타적 OR의 출력부에서 1인 경우 계수기는 업 카운트를 행하며 그렇지 않은 경우 다운카운트를 행한다. 오버플로우인 경우 위상(M12 = 6) 은 분주기(125)(제7도)에서 1회 증배되고, 오버플로우 이후에는 1회 억제된다.

턴온시 및 오버플로우 혹은 언더플로우 이후에는 계수기(92)의 내용은 중앙값으로 설정된다. 위상의 신속한 입상을 위하여 회로(7)에서와 같이 그 크기 및 증분의 제어가 가능하다. 회로(13)의 출력부(93, 94)에서 신호(V1 및 S7)를 얻을 수 있고, 신호(V1)는 S1에 의해 주어진 방향으로의 위상의 변동을 유발시킨다. 출력부(93, 94)는 분주기(125)(제7도)의 입력부(126, 127)에 접속되어 있다.

회로(13)에 의해 일어나는 1.1875 17Hz 클럭의 위상제어는 실제의 RDS 비트 클럭에 비해 180° 위상오차를 허용하기 때문에, 2,375 kHz 클럭으로 얻어진 데이터(ISS)에 기초한 결정이 필요하다. ISS의 절대값의 합산값은 적절한 데이터인 경우 그 사이에 존재하는 오차있는 데이터인 경우보다 더 크다.

그래서 2.375 kHz 클럭에서 교호적인 부호를 갖는 합산신호(ISS)의 절대값은 누산기에서 가산된다.

2.375 kHz 클럭에서 절대값이 발생할 때, 가산의 개시를 위하여 미리 부호를 나타내는 최상위비트가 알려져 있어야 하기 때문에, 쉬프트레지스터(89) 내에서 데이터의 일시적 저장이 행하여진다. 쉬프트레지스터(89)에는 먼저 ISS가 입력된다. 그 다음 최상위비트(MSB)가 멀티플렉서(87)을 통해 쉬프트레지스터(89)의 입력부에서 인가되면, 가산이 개시될 수 있다. 절대값 Abs(ISS)는 배타적 OR 회로(95)의 출력부에서 송출할 수 있다. 또 하나의 배타적 OR 회로(96)에는 상기 절대값외에 1.1875 kHz 방형파로서 교번화를 유발시키는 신호(T1K)가 공급된다. 가산이 있기 전에 CO는 MSB XOR T1K 에 설정된다.

가산기(97) 및 8비트 쉬프트레지스터(98)는 누산기로서 역할한다. 누산기는, 그 누산기내용(E180)에 대해 8비트 대신 9비트를 사용하고, 그의 계수영역중 최상부측 상한에서 가산을 차단하고 최하부측 상한에서 감산을 차단함으로써 양측의 오버플로우차단기를 구비한다. 이를 위하여 2개의 배타적 OR 회로(151, 152), 하나의 NAND 회로(153), 하나의 플립플롭(154) 및 하나의 AND 회로(155)가 이용된다.

누산기내용(E180)의 최상위비트는 2.375 kHz 클럭으로 얻어진 데이터(ISS의 최상위비트) 및 품질신호중 어느 것이 유용하고 그에 상응하여 멀티플렉서(107)를 제어하는지를 의미하며, 멀티플렉서(107)는 신호(ISS)의 최상위비트를 출력부(16)에 직접 공급하거나 플립플롭(108)을 이용하여 RDS클럭의 절반주기만큼 지연시켜 공급한다.

품질정보를 얻기 위해 회로(12)에서는 86 에서 공급된 차분신호(ISD)로부터 멀티플렉서(88), 쉬프트레지스터(90) 및 배타적 OR 회로(99)에 의하여 절대값 Abs(ISD)가 형성된다. 회로(13)의 다른 부분들은 함수 MSB(Abs(ISS) - Abs(ISD) - 2)를 실현한다. 가산기에 도달한 각 값들은, 그것이 홀수번의 반전을 통과하였을 때 -1 의 오차를 가지고, 즉 ISS 가 음일 때(MSB = 1) -1 이고, ISD 가 양일 때 또 하나의 -1 의 오차를 가진다. 전술한 2 대신에(1 - MSB(ISS) + MSB(ISD))의 감산도 필요하며, 이것은 반전기(100), AND 회로(101), 배타적 OR 회로(102), 2비트 쉬프트레지스터(103) 및 가산기(104)에 의해 수행된다. 가산기(104)의 출력신호를 105 에서 반전한 다음, 또 하나의 가산기(106)에서 합산신호의 절대값에 가산한다. 플립플롭(109)과 멀티플렉서(71)은 180° 위상오차를 보정하는데 사용된다. 품질신호(QU)는 출력부(17)에서 얻을 수 있다.

제6도는 몇가지의 선택가능한 클럭신호들을 전압-시간다이아그램으로 나타낸 것이다. 228 kHz 의 1주기중에 0 임펄스(CZ)외에 최대 14개의 클럭 임펄스가 필요하므로, 4.332 MHz 의 클럭주파수가 실현될 수 있다. 클럭신호(CZ, CY 및 CY8)은 228 kHz 의 주파수로 반복되고, 신호(CHWI)는 114 kHz 로, 클럭신호(CHWID 및 CISS)는 4.75 kHz 로, 클럭신호(CABS 및 CE180)는 2.375 kHz 로 반복된다.

제7도는 클럭신호발생기의 블록회로도이다. 발진기(120)는 8.664 MHz 의 주파수를 발생시키고, 이로부터 분할기(121)에 의해 228 kHz 가 발생된다. 분주기(121)는 통상 38 로 분할하지만, 입력부(122 및 123)에서의 신호(V57 및 S57)에 의하여 ± 1 만큼 변동될 수 있다.

228 kHz 의 주파수는 또 하나의 분주기(124)에서 4 로 분할되고, 이에 의하여 57 kHz 의 부반송파주파수가 발생한다. 분주기(124)에는 분주기(125)가 접속되어 있고, 그 분할비는 입력부(126, 127)을 통해 신호 V1 및 S1 에 의하여 표준값 12 로부터 증가되거나 감소될 수 있다.

세개의 추가의 분주기(128 내지 130)은 분주기(125)의 4.75 kHz 의 출력주파수로부터 2.375 kHz, 1.1875 kHz 및 약 0.6 kHz 의 주파수들을 발생시킨다.

분주기(121, 124, 125 및 128)의 출력신호들은 논리회로(131)에 공급되고 그 출력부들에서 각 클럭신호를 취할 수 있다. 또한 제7도에 그 주파수로 표시한 신호들을 클럭신호로서도 역할한다.

제8도에 도시된 실시예에서는 다중신호로부터 필터링되어 진폭제한된 부반송파주파수를 갖는 무선데이터신호가 입력부(140)에 공급되고 플립플롭(141)에 의해 8.664 MHz 의 클럭으로 스캐닝된다. 2개의 AND 회로(142, 143)는 공급된 파형상의 114 kHz 신호에 의해 제어되고, 반전기(144)에 의하여 AND 회로(142)는 AND 회로(143)에 반대가 되도록 제어된다.

AND 회로(142, 143)의 출력부들은 두 업/다운계수기(145, 146)의 “카운트 가능” 입력부들과 연결되어 있으므로, 계수기는 입력신호의 1(혹은 0)를 교호적으로 계수한다. 계수기들에는 8.664 MHz 의 클럭주파수가 공급된다. 또한 계수기(145, 146)는 그의 계수방향에 관련하여 공급된 파형상의 57 kHz 신호에 의해 제어된다. 계수기의 출력부들은 마이크로프로세서(147)의 입력부들과 연결되어 있다.

계수기(145, 146)는 8.664 MHz 클럭신호의 매 38 클럭임펄스를 57 kHz 레지스터에 대해 동기적으로 갖는다. 각 다른 계수기가 계수하고 있는 동안의 비활성 위상에서 계수기는 57 kHz 클럭으로 평가되어 새로이 설정된다.

전체적으로 다음의 시간적 순서가 발생하며, 여기서 n 은 114 kHz 클럭주기동안의 차수를 의미한다.

n-1 : 계수기(146)를 다운카운트하고, 계수기(145)를 0 으로 설정함

n-2 : 계수기(145)를 다운카운트함

n-1 : 계수기(146)를 업카운트함

n : 계수기(145)를 업 카운트하고, 계수기(146)의 내용을 저장하고,

계수기(146)를 0 으로 설정함

n-3 : 상기 참조 데이터를 발송함(인터럽트)

이와 같이 함으로써 차분형성을 위한 가산장치가 전혀 필요없게 된다.

제9도는 제8도에 따른 회로와 유사한 회로를 나타낸 것으로서, 여기서 동일한 부호가 부여된 부분은 동일한 기능을 수행한다. 그러나 제9도에 따른 회로는 우선 첫째로 마이크로프로세서가 구비되어 있지 아니하지만, 예를 들어 제1도에 따른 복조기에서의 회로(4 및 5)대신에 사용할 수 있다. 입력부(140)에는 제한기(3)의 출력신호가 공급되는 한편, 출력부(148, 149)(제9도)로부터는 계수기(145, 146)로부터 57 kHz 클럭으로 읽혀진 신호들의 최상위비트가 회로(6 및 7)(제1도)에 공급된다. 계수기(146)로부터 읽혀진 6비트폭의 값은 회로(8)(제1도)의 출력부(150)로 보내어진다.

디지탈 대역패스필터(5)의 기능은 제9도에 따른 회로의 경우, 계수기(145, 146)가 그의 내용을 독출한 후마다 그의 내용의 절반으로 설정됨으로써 얻어지게 된다. 이것은 쉬프트기능에 의해 간단히 이루어질 수 있으며, 쉬프트기능은 계수기를 구성할 때 자주 사용되지만 제9도에서는 구체적으로 도시되어 있지 아니하다. 이 쉬프트기능은 원래 적어도 RDS 채널에서 시리얼독출에 필요한 것이다.

Claims

무선데이터신호의 전송이 억제된 부반송파의 위상쉬프팅에 의해 이루어지고, 부반송파 주파수 신호를 포함하는 다중신호가 대역패스필터 및 진폭제한기를 통과하는, 무선데이터신호용 복조기에 있어서, 진폭제한된 부반송파 주파수 신호를 상기 부반송파 주파수의 배수인 샘플링주파수로 샘플링하고, 상기 부반송파의 1 주기의 소정의 부분에 걸쳐 상기 샘플링값들을 합산하고, 상기 합산된 샘플링 값을 디지탈신호처리회로(5 내지 13; 148)에 공급하는 것을 특징으로 하는 무선데이터신호용 복조기.
제1항에 있어서, 상기 디지탈신호처리회로(5 내지 13)는 그 입력측에 상기 부반송파 주파수에 일치하는 중간주파수를 갖는 디지탈 대역패스필터(5)를 가지는 것을 특징으로 하는 무선데이터신호용 복조기.
제1항 또는 제2항에 있어서, 상기 소정의 부분은 4 분의 1 인 것을 특징으로 하는 무선데이터신호용 복조기.
제2항에 있어서, 상기 디지탈신호처리회로(5 내지 13)는, 상기 디지탈 대역패스필터의 출력신호를 비트클럭신호의 반파장 각각에 걸쳐 적분하는 회로(8)와, 연속된 두 적분의 차분값들의 계산과 상기 차분값들의 합산값의 계산을 위한 회로(9, 10)를 포함하며, 상기 차분값들의 합산값으로부터 복조된 출력신호 및 스위칭위상보정신호가 발생되는 것을 특징으로 하는 무선데이터신호용 복조기.
제4항에 있어서, 상기 연속된 두 적분의 차분값들로부터 하나의 차분값을 형성하고, 상기 차분값들의 차분값으로부터 품질신호를 형성하는 것을 특징으로 하는 무선데이터 신호용 복조기.
제4항에 있어서, 상기 디지탈 대역패스필터(5)는 직교하는 2개의 출력신호를 발생하고, 상기 출력신호의 최상위비트가 교통방송신호의 존재를 검출하기 위한 회로(6) 및 재생된 부반송파의 발생을 위한 위상제어회로에 공급되는 것을 특징으로 하는 무선데이터신호용 복조기.
제5항에 있어서, 상기 차분값들의 합산값과 상기 차분값들의 차분값의 최상위비트로부터 재생된 무선데이터클럭신호의 위상을 제어하기 위한 신호를 발생시키는 것을 특징으로 하는 무선데이터신호용 복조기.
제1항에 있어서, 상기 샘플링들값의 합산을 위하여 부반송파 주파수의 배수의 클럭이 입력되는 2개의 업/다운계수기(145, 146)를 구비하며, 상기 샘플링값들은 상기 부반송파의 4 분의 1 주기의 각각의 지속시간마다 교호적으로 상기 업/다운계수기(145, 146)중의 어느하나의 제어 입력부(카운트인에이블)에 공급되며, 상기 업/다운계수기(145, 146)는 상기 부반송파의 반주기동안 업 카운트하고 상기 부반송파의 다음 반주기동안 다운카운트하며, 1주기의 종료시 마다 계수기상태가 신호처리회로내에 전송되는 것을 특징으로 하는 무선데이터신호용 복조기.
제8항에 있어서, 상기 신호처리회로는, 공급된 신호들의 이후의 평가를 위한 프로그램이 실행되는 마이크로프로세서인 것을 특징으로 하는 무선데이터신호용 복조기.
제8항 또는 제9항에 있어서, 계수기상태를 전송한 후에, 상기 업/다운계수기(145, 146) 각각의 계수기 상태의 소정의 부분으로 바람직하게는 절반으로 설정되는 것을 특징으로 하는 무선데이터 신호용 복조기.