JPH0799520A - 無線データ信号のための復調器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 副搬送波信号が有利に後続の別のデータ処理
時に準備処理する復調器を提供する。 【構成】 無線データ信号の伝送が、抑圧された副搬送
波の位相切り換えサンプリングにより行なわれ、該副搬
送波周波信号を含む多重信号ＭＰＸは帯域通過フィルタ
２と振幅制限器３を介して案内される形式の、無線デー
タ信号のための復調器において、振幅の制限された搬送
周波信号は副搬送波の周波数の複数倍であるサンプリン
グ周波数でサンプリングされ、そのサンプリング値は副
搬送波のそれぞれ１周期の所定の部分にわたり加算さ
れ、加算されたサンプリング値はディジタル処理回路へ
導かれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主請求項の上位概念に示
されている無線データ信号のための復調器に関する。

【０００２】

【従来技術】公知の無線データ方式によりオーディオ信
号に付加的に、例えば送信される番組の名称または他の
情報を含むデータ信号を伝送できる。ＵＫＷ（超短波）
ステレオ音響放送の場合にオーディオ信号ならびに交通
放送信号との両立性を保証する目的で、無線データ方式
の場合は、交通放送の際にも用いられる５７ＫＨｚの搬
送波を、伝送されるべきデータで変調する。この場合も
ちろん側帯波が、交通放送の種々の信号のために用いら
れる変調周波の外側に位置する。この場合、バイフェー
ズ符号化が選択される。これにより、５７ＫＨｚのスペ
クトル成分が生ずることなくさらにクロックパルスが暗
黙的に共に伝送される。変調された無線データ信号−以
下、ＲＤＳ信号と称する−のスペクトル全体は±２，４
ＫＨｚへ制限される。

【０００３】復調のために必要とされる、副搬送波の再
生の際に、ならびに位相の跳躍的変化の識別の際に、無
線データ信号の障害が、復調においてできるだけ誤差を
生ぜさせないようにすべきである。このことは、無線デ
ータ信号のほかにさらに交通放送信号が伝送される時
は、著しく困難である。

【０００４】位相制御ループを用いて無線データ信号の
ビットクロックを申し分なく再生することが、復調の品
質に対して著しい影響を有する。復調の際にさらに考慮
すべきことは、生じ得る種々の受信障害のほかに、多重
信号の中にしばしば含まれる交通放送信号による障害も
原因となり得ることである。

【０００５】この目的で、特別の回路の形式の、または
プログラミング可能な信号プロセッサの形式のディジタ
ル信号処理手段が用いられることが多い。両方の場合と
も著しく多量のデータを著しく短かい時間内に処理しな
ければならない。

【０００６】

【発明の解決すべき課題】本発明の課題は、副搬送周波
信号が有利に、後続の別のデータ信号処理のために準備
処理する無線データ信号用の復調器を提供することであ
る。

【０００７】

【課題を解決するための手段】この課題は本発明による
復調器において次のようにして解決されている。即ち振
幅の制限された搬送周波信号は、副搬送波の周波数の複
数倍であるサンプリング周波数でサンプリングされ、そ
のサンプリング値は副搬送波のそれぞれ１周期の所定の
部分にわたり加算され、加算されたサンプリング値はデ
ィジタル処理回路へ導びかれる構成を有する。

【０００８】本発明による復調器の構成によれば、ディ
ジタル信号処理回路は入力側で、副搬送波の周波数に相
応する中心周波数を有するディジタル帯域通過フィルタ
を備えている。前記の所定の部分は４分の１である。

【０００９】本発明の復調器の有利な構成によれば、デ
ィジタル信号処理回路がさらに、ディジタル帯域通過フ
ィルタの出力信号をビットクロック信号のそれぞれ半波
にわたり積分する回路と、２つの相続く積分値の差およ
びこれらの差の和を算出する回路を含み、これらの差の
和から、復調される出力信号と切り換え位相補正信号が
発生される。この構成は、ビットクロックの再生の際の
例えば１８０°誤差の補正の目的で、著しく有利な別の
信号処理により特徴づけられている。

【００１０】この構成の発展形態によれば、２つの相続
く積分値の差から１つの差が形成され、複数個の差より
成る差から品質信号が形成される。

【００１１】この構成のさらに別の発展形態によれば、
ディジタル帯域通過フィルタは２つの直交出力信号を形
成し、該直交出力信号の最上位ビットは交通放送信号の
存在を検出する回路へ、および再生される副搬送波を発
生する位相制御回路へ導びかれる。

【００１２】本発明の回路装置の別の有利な構成によれ
ば、複数個の差から成る和の、および複数個の差から成
る差の最上位ビットから、再生される無線データクロッ
ク信号の位相を制御する信号が形成される。

【００１３】別の発展形態によれば、サンプリング値を
加算するために２つの順方向／逆方向計数器が設けられ
ており、該計数器は副搬送波の周波数の複数倍の周波数
によりクロック制御され、サンプリング値は、副搬送波
の周期の４分の１の持続時間にわたりその都度に交番的
に、順方向／逆方向計数器の一方の制御入力側（計数作
動化）へ導びかれ、該順方向／逆方向計数器は副搬送波
のそれぞれ一方の半周期にわたり順方向へ計数し、副搬
送波の他方の半周期にわたり逆方向へ計数し、両方の計
数器の計数状態のそれぞれ１周期の終りに、信号処理回
路へ伝送される。信号処理回路がマイクロプロセッサで
あり、該マイクロプロセッサにおいて、案内された信号
の以後の評価のためのプログラムが実施される。

【００１４】この発展形態の利点は、マイクロプロセッ
サによる処理の目的でわずかなデータ量しか生じない、
何故ならばいずれにせよ生ずる５７ＫＨｚとの混合は、
マイクロプロセッサへ伝送されるべきデータにおいて、
既に行なわれているからである。

【００１５】この発展形態の有利な構成においては、加
算されたサンプリング値の帯域通過濾波は著しく簡単に
次のように行なえる、即ちそれぞれの順方向／逆方向計
数器の計数状態の伝送後に、１より小さい所定の値へ、
例えば伝送される計数状態の半分へセットされる。

【００１６】

【実施例】本発明の実施例を複数個の図面を用いて以下
の記載で説明する。図において同じ部分には同じ参照記
号が付されている。記号ＡＤＤは、１つの直列全加算器
を示す。このＡＤＤは、３つの入力側Ａ，Ｂ，ＣＩ（桁
上げ入力側）と２つの出力側Ｓ，ＣＯ（桁上げ出力側）
を有する１つの全加算器から構成されている。Ａ＋Ｂ＋
ＣＩが奇数の時は出力側Ｓに１が現われる。Ａ＋Ｂ＋Ｃ
＞１の時は出力側ＣＯに１が現われる。加算器の別の構
成素子はＤフリップフロップであり、そのデータ入力側
ＤはＣＯと接続され、その出力側ＱはＣＩと接続されて
いる。クロックとしてＤフリップフロップに、それぞれ
の加算器出力側と接続されているシフトレジスタへ導び
かれるのと同じクロックが導びかれる。加算前に、フリ
ップフロップはセットまたはリセットを介してプリセッ
トできる。このことは図面においてＣＯ＝１，０で示さ
れている。

【００１７】さらに図面においてフリップフロップはそ
のデータ入力側Ｄと少なくとも１つの出力側Ｑを有す
る。他方、図示の目的でシフトレジスタはＳＲ，計数器
はＣＮＴ，積分器はＩＮＴで示されている。

【００１８】本発明によるＲＤＳ復調器の図示の実施例
へ、１から受信された多重信号ＭＰＸが導びかれる。多
重信号は無線データ信号のほかにさらに交通放送信号を
含むことができる。５７ＫＨｚ帯域通過フィルタ２にお
ける濾波後に、多重信号の振幅が制限される。生じた２
進信号は、積分および読み出し（積分およびダンプ）用
の回路４を制御する。この回路の出力信号はディジタル
帯域フィルタ５を介して導びかれる。このフィルタは、
濾波された５７ＫＨｚ信号Ｙの両方の直交成分ＹＣとＹ
Ｓのための２つの出力側を有する。

【００１９】両方の成分は、交通放送信号が存在するか
否かを識別する回路６と、５７ＫＨｚ信号の位相補正用
の回路７へ導びかれる。これらの成分のうちの一方は半
波積分用の回路へ導びかれ、その出力信号から、その都
度に２つの、４分の１のビットクロック周期だけ即ち１
／４，７５ＫＨｚだけ時間的に遅延された値が９で減算
される。これらの値ＨＷＩＤから１０で、和ＩＳＳと差
ＩＳＤが形成される。

【００２０】和ＩＳＳは回路１１において、復調された
無線データ信号ＤＡと補正信号を形成するために用いら
れる。この補正信号は１８０°位相誤差を補正する。差
ＩＳＤは、品質を示す信号を導出する回路１２へ導びか
れる。両方の回路１１と１２において、信号ＩＳＳ，Ｉ
ＳＤの最上位ビットＭＳＢが分離されて、位相制御回路
１３へ導びかれる。この回路において２つの信号Ｖ１と
Ｓ１が形成される。Ｖ１は１，１８７５ＫＨｚ信号の位
相の変化を表わし、Ｓ１はこの変化の極性を表わす。和
ＩＳＳの最上位ビットは、補正信号により制御される位
相選択回路１４を介して導びかれる。出力側１６から無
線データ信号ＤＡが送出される。他方、品質信号ＱＵは
出力側１７から取り出される。

【００２１】クロック信号発生器１８は、図２〜図７を
用いて詳細に説明される個々の回路のためにクロック信
号を形成する。回路７〜１３により形成された信号Ｖ５
７，Ｓ５７，Ｖ１，Ｓ１は、クロック信号発生器１８に
含まれている分周器を制御する。

【００２２】図２は、積分および読み出し用の回路装置
４とディジタル帯域通過フィルタ５を、図１におけるよ
りも詳細に示す。２進信号はＤフリップフロップ２２の
入力側２１へ導びかれる。このＤフリップフロップは周
波数８，６６４ＭＨｚのクロック信号によりクロック制
御される。Ｄフリップフロップ２２の出力側Ｑは、６ビ
ット計数器２３の計数作動入力側ＣＥと接続されてい
る。この計数器も８，６６４ＭＨｚの周波数でクロック
制御される。周波数２２８ＫＨｚのクロック信号ＣＺの
クロックで、計数器２３の内容が７ビットシフトレジス
タ２４の中へ転送される。この場合はクロックパルスは
抑圧される、即ち作用しない。他方、６ビット計数器２
３は新たにｉＸ１９へセットされる。ただしｉＸは、欠
如するクロックパルスの時間において有効な２進信号値
（０または１）である。シフトレジスタ２４により引き
受けられる６ビット計数器２３の内容は、１つの別のビ
ット−即ち最下位ビット−だけ補完される。シフトレジ
スタは読み込みの際に０へセットされる。このことは、
このシフトレジスタと後続のシフトレジスタのために共
通のクロック信号の使用を可能にする。シフトレジスタ
２４の直列データ入力側ＳＩはＭＳＢ出力側と接続され
ている。そのため１０ビットによるアリスメティック右
シフトが可能となる。

【００２３】ディジタル帯域通過フィルタ５は、クロッ
ク周波２２８ＫＨｚの下で関数Ｙ（ｎ）＝２・Ｘ−７／
８・Ｙ（ｎ−２）を有する２次の再帰フィルタにより構
成される。このフィルタは５７ＫＨｚで増幅度１６を有
する。フィルタの入力信号に２が乗算される、何故なら
ば最後の３ビットはフィルタにおいて、評価の際の丸め
誤差により省略されるからである。フィルタは、加算器
２５，遅延回路として用いられる２つのシフトレジスタ
２６，２７、別の加算器２８，１ビットメモリ２９，反
転段３０から構成される。

【００２４】１ビットメモリ２９は４番目に低いビット
によりプリセットされる。そのデータ入力側に５番目に
低いウエイトのビットが加えられる。６つのクロックパ
ルスが後続する。そのため最上位ビットが１ビットメモ
リ２９の中に残る。相補信号形成の場合に生ずる−１の
“誤差”は意図的に補正されない。何故ならばこれによ
り、ウエイトＹ＝０の場合の極性の問題がなくなるから
である。Ｙ＝０は関数的に値＋０，５を有し、Ｙ＝−１
は−０，５に相応する。そのため関数値０は最上位ビッ
トの跳躍的変化と共に正確に生ずる。このことは５７Ｋ
Ｈｚ位相制御のために有利である。

【００２５】帯域通過フィルタ５の両方のシフトレジス
タ２６，２７において位相制御の後に、５７ＫＨｚ信号
の両方の直交成分の平均値が形成される。５７ＫＨｚク
ロックで平均値は一義的に無線信号へ、および必要に応
じて交通放送信号へ配属できる。両方の値の最上位ビッ
ト（極性）は位相制御と交通信号識別のために用いられ
る。無線データ信号を含む、５７ＫＨｚ信号の成分のう
ち５ビットは無線データ復調のために用いられる。

【００２６】交通放送信号の識別回路６（図３）に５７
ＫＨｚ信号の両方の成分が３４，３５から導びかれる。
両成分は、４，７５ＫＨｚ信号によりクロック制御され
るそれぞれ２つのＤフリップフロップ３６，３７；３
８，３９を介して転送される。Ｄフリップフロップ３
７，３８の入力信号と出力信号はそれぞれ排他オア回路
４０，４１へ導びかれる。排他オア回路は極性変化の際
にそれぞれ１つのパルスを送出する。フリップフロップ
４２，４３はこれらのパルスによりセットされ、約０，
６ＫＨｚの周波数のクロック信号によりリセットされ
る。これによりおよび後続のナンド回路４４により、２
つの１，１８７５ＫＨｚ周期において前記の両成分の少
なくとも一方において極性変化が生じなかったか否かが
検出される。生じなかった時は交通放送信号の存在が推
定される。そのため後続の５ビット積分器４５が増分化
され、別の場合は減分化される。積分器は両側のオーバ
ー阻止装置を有する。インクリメント（増分化）とディ
クリメント（減分化）の量は計数方向と、次の表に示し
た積分器４５の第２位のビットに依存する： 計数状態 ０...７ ８...１５ １６...２３ ２４...３１ 肯 定 ＋１ ＋２ ＋１ ＋２ 否 定 −２ −１ −２ −１ 肯定／否定情報が統計的に変化する場合、積分器は３つ
の安定位置、即ち中央と両端位置を有し、これらの位置
のうち、一方の情報が明瞭に優勢である場合にだけ、積
分器は作動できる。このヒステリシスは、良好な信号の
際は迅速な判定を行なわせ、障害時には動作を著しく遅
延させる。積分器内容の最上位ビットは出力信号を表わ
し、交通放送信号の存在が検出されたか否かを示す。こ
の出力信号は出力側４６から取り出せる。

【００２７】図３にも示されている５７ＫＨｚ位相補正
用の回路装置にディジタル帯域フィルタ５から、５７Ｋ
Ｈｚ信号の両方の成分の最上位ビットと回路６の出力信
号が入力側４７，４８，４９を介して導びかれる。オア
回路５０と排他オア回路５１を用いて結合した後に信号
は入力側ＵＰを介して、１ビット計数器５２〜５６から
成る５ビット計数器を制御する。１ビット計数器はオー
バーフロー出力側とアンダーフロー出力側により互いに
接続されている。計数器全体のその都度のオーバーフロ
ーまたはアンダーフローの後に、５ビット計数器はその
計数領域の中央へセットされる。増分化または減分化の
量は変化できる。その目的は、最初は迅速な制御を行な
わせ、定常状態において著しく大きい遅延動作を行なわ
せるためである。この目的でマルチプレクサ５７，５８
により個々の１ビット計数器が遮断へ切り換えできる。
矢印で示されたマルチプレクサ５７，５８の入力側を介
して、適切な切り換え信号が導びかれる。

【００２８】４９へ導びかれた信号ＡＲＩが値１をとる
と、自動的にＲＤＳ成分になる成分だけが制御のために
用いられる。何故ならば位相制御ループが位相を、平均
して０になるように回転させるからである。このことは
搬送波信号のゼロ点通過に相応する。

【００２９】ＡＲＩ＝０の場合は、両方の４７，４８に
導びかれる成分の排他オア結合は、コスタス（Ｃｏｓｔ
ａｓ）ループの形式で位相制御の目的で用いられる。適
切な反転により、ＡＲＩ＝１の場合と同じ成分がＲＤＳ
成分になることが保証される。

【００３０】次に回路７の出力側５９，６０に信号Ｖ５
７とＳ５７が、５７ＫＨｚ搬送波の位相の制御の目的で
送出される。信号Ｖ５７は値１の場合に位相を変化さ
せ、計数器５６のオーバーフローまたはアンダーフロー
の場合に短時間現われる。信号Ｓ５７は極性すなわち変
化の方向を表わし、計数器５６のその都度の内容から成
る。信号Ｖ５７とＳ５７は２２８ＫＨｚ発生器（図７）
において、クロック周波８，６６４ＭＨｚを、通常のよ
うに３８によるのではなく、３７または３９により１回
分周する。

【００３１】良好な１，１８７５ＫＨｚ位相制御とＲＤ
Ｓ復調のために、５７ＫＨｚ ＲＤＳサンプリング値の
近似的に正弦波状の評価が必要とされる、しかも同時に
２つの異なる位相のために必要とされる。そのため本発
明による復調器の場合は、まず最初に２つの９０°位相
のずれた半波積分を形成し、これから所望の関数を合成
する。

【００３２】５７ＫＨｚサンプリング値の種々異なる十
分に細かく段階づけられる評価は、乗算を必要としてし
まうため、本発明による復調器においては、積分のため
に用いられるサンプリング値の異なる時間密度により、
評価が達せられる。このことは許容される、何故ならば
値は５７ＫＨｚ帯域通過フィルタにおいて５７ＫＨｚの
数周期においてほとんど変化しないからである。最高の
サンプリング周波数（サンプリング値の最大密度）とし
て５７ＫＨｚが選定された。これにより１１４ＫＨｚの
周波数−これでもよい−に比較して、この演算のために
必要とされる回路において少なくとも１ビットが節約さ
れる。

【００３３】この目的で回路８−その詳細は図４に示さ
れている−において、ビットクロック信号の半波のその
都度に１２のサンプリング値Ｙが半波積分ＨＷＩとなる
ように加算される。この場合、個々のサンプリング値Ｙ
の５つの最下位ビットが省略される。この目的でアンド
回路６１，加算器６２，別のアンド回路６４−これは制
御回路６３により共通に制御される−，２つの８ビット
シフトレジスタ６５，６６が用いられる。サンプリング
値Ｙは回路８の入力側６１′へ導びかれる。正弦波−お
よび余弦波半波積分ＳＨＷＩとＣＨＷＩは次の形式で同
時に形成される：４，７５ＫＨｚ周期で分周器１２５
（図７）における計数器は５７ＫＨｚ周期を計数する。
この場合、計数状態は０と１１の間を移動する。２つの
８ビット語（ＳＨＷＩとＣＨＷＩ）は１６ビットシフト
レジスタの中で回転する。この１６ビットシフトレジス
タはシフトレジスタ６５，６６により構成され、その入
力が５ビットサンプリング値の加算と、回転する値（８
ビット）の消去を可能にする。分周器１２５（図７）に
おける計数器の計数状態が６の時は、シフトも加算も行
なわれない。そのためこの位相を１，１８７５ＫＨｚ位
相変化のために使用できる。

【００３４】次のダイヤグラム図においてｒｏｔ（ｒ）
は８ビットを中心とするデータの回転を示す。計数状態
が＜３と＞８の場合は、加算の間で回転が必要とされ
る。ダイヤグラム図の行Ｓ−Ｃにおいて、どちらの半波
（正弦または余弦）がその都度に加算のために用いられ
るかが示されている。行ａｄｄはａが、加算が行なわれ
るか否かを示す。行ｓｉｎとｃｏｓにおいて、＊は、ど
ちらの成分のために加算が行なわれるかを示す。行ｄｕ
ｍｐにおいて、その都度の半波積分のために相応の値が
いつ取り出されるかを示す。シフトレジスタにおける所
属のメモリが次に消去される。

【００３５】 125 11 0 1 2 3 4 5 6 7 8 9 10 11 0 rot r r r r r r r r r r r r r r r r r r r r S-C C S C S C S C S C S C S C S C S C S C S add a a a a a a a a a a a a a cos ＊ ＊ ＊ ＊ ＊ ＊ ＊ sin ＊ ＊ ＊ ＊ ＊ ＊ dump SHWI CHWI このようにして得られた半波積分ＨＷＩのうち、３つの
最下位ビットが省略できる。この場合、丸め誤差は補正
する必要はない。何故ならば次に半波積分のＨＷＩの差
だけが用いられるからである。

【００３６】分周器１２５（図７）を実現するために１
／３分周器と１／４分周器との従続接続が有利である。
何故ならばこれにより、クロックの発生が簡単化される
からである。１／３分周器は必要に応じて（Ｖ１＝
１）、３ではなく２または４により分周する。

【００３７】回路９（図１と図４）において、それぞれ
２つの相続く半波積分ＨＷＩの差が４，７５ＫＫＨｚク
ロックで形成される。この目的で５ビットシフトレジス
タ７１が設けられており、その出力側は反転段７２を介
して加算器７３と接続されている。７４に導びかれる信
号ＨＷＩは、一方ではシフトレジスタ７１へ達し他方で
は加算器７３へ達する。加算器の出力側は回路９の出力
側７５を形成し、ここに信号ＨＷＩＤ（ｎ）＝ＨＷＩ
（ｎ）−ＨＷＩ（ｎ−１）が送出される。ビットの個数
を高めるこの種の加算の際に次のことが保証される。即
ち最後のクロックパルス（この場合は６番目の）の際に
加算器に両方の入力信号の最上位ビットが加わることが
保証される。回路９においてこのことは次のようにして
達成できる。即ちシフトレジスタ７１のためのクロック
信号ＣＨＷＩＤでその都度の５番目のパルスが抑圧さ
れ、そのため最上位ビットが６番目のパルスによりはじ
めて転送される。

【００３８】回路１０（図１と図４）においてそれぞれ
２つの相続く信号値ＨＷＩＤの和と差が形成される。こ
のことは４，７５ＫＨｚクロックで６ビットの精度で行
なわれる。入力側７６へ信号ＨＷＩＤが導びかれてシフ
トレジスタ７７へ達する。このシフトレジスタの出力側
は加算器７８と直接接続され、別の加算器７９とは反転
段８０を介して接続されている。別の信号として加算器
７８，７９へ信号ＨＷＩＤが入力側７６から導びかれ
る。出力側８１は和信号ＩＳＳを導びき出力側８２は差
信号ＩＳＤを導びく。両信号はビット幅６を有する、何
故ならばこの加算の際にビット数は高められないからで
ある。そのため新たに生じた最上位ビットは第２位のビ
ットに等しくそのため省略できる。

【００３９】和信号ＩＳＳの場合はこのことが正確に当
てはまる、何故ならばＩＳＳ（ｎ）＝ＨＷＩＤ（ｎ）＋
ＨＷＩＤ（ｎ−１）＝ＨＷＩ（ｎ）−ＨＷＩ（ｎ−２）
であり、さらに両方のＨＷＩ値はわずか５ビットの幅し
か有していないからである。差信号ＩＳＤの場合は、Ｙ
の振幅変調（＞１．５ＫＨｚ）が大きい場合にだけ、６
ビット幅を上回わることができる。しかしこのことは、
前もって設定されている帯域幅の結果、生ずる確率はほ
とんどない。さらに信号ＩＳＤにおけるこの種の個々の
誤差は、品質信号の個々の誤差値を生ぜさせることもあ
るが、このことは許容される。

【００４０】信号ＩＳＳは出力８１を介して、１８０°
誤差を識別するための回路１１（図５）へ導びかれる。
出力側８２を介して差信号ＩＳＤは、品質信号を導出す
るための回路１２（図５）へ導びかれる。両方の回路は
図５に示されており、入力側８５，８６の流れ方向に各
１つのマルチプレクサ８７，８８を有する。マルチプレ
クサには６ビットシフトレジスタ８９，９０が後続す
る。このシフトレジスタを用いて信号ＩＳＳとＩＳＤの
最上位ビットＭＳＢが分離されて、１，１８７５ＫＨｚ
クロックの位相制御回路１３へ導びかれる。

【００４１】回路１３（図５）は排他オア回路９１から
成り、これに５ビット順方向／逆方向計数器９２が後続
する。この計数器は２，３７５ＫＨｚの周波数でクロッ
ク制御される。排他オア回路９１の出力側に１が生ずる
と計数器は順方向へ計数し、０の場合は逆方向へ計数す
る。オーバーフローの場合は位相Ｍ１２＝６が分周器１
２５（図７）において２倍され、アンダーフローの場合
はこの位相が抑圧される。投入接続の際およびオーバー
フロー，アンダーフローの後に計数器９２の内容は中間
へセットされる。この位相をより速く過渡振動させる目
的で量すなわちインクレメント値が回路７の場合のよう
に制御される。回路１３の出力側９３，９４は信号Ｖ１
とＳ１を導びく。信号Ｖ１は、Ｓ１により与えられる方
向へ位相を変化させる。出力側９３，９４は分周器１２
５（図７）の入力側１２６，１２７へ接続されている。

【００４２】回路１３により作動される、１，１８７５
ＫＨｚクロックの位相制御は、真のＲＤＳビットクロッ
クに対して位相誤差１８０°を生ぜしめる。そのため
２，３７５ＫＨｚクロックで得られたデータ（ＩＳＳ）
を用いての決定が必要とされる。ＩＳＳの絶対値の和
は、妥当なデータの場合は、その間に存在する正しくな
いデータの場合よりも大きい。そのため交番する極性を
有する和信号ＩＳＳの絶対値が、２，３７５ＫＨｚクロ
ックで加算器において加算される。

【００４３】２，３７５ＫＨｚクロックパルスでの絶対
値の形成の際に、シフトレジスタ８９においてデータの
一時記憶が行なわれる（図５）。何故ならば既に加算の
開始時に最上位ビット−極性を示す−が既知でなければ
ならないからである。シフトレジスタ８９にまず最初に
ＩＳＳが入力される。次に最上位ビットＭＳＢがマルチ
プレクサ８７を介してシフトレジスタ８９の入力側へ加
えられると加算が開始できる。絶対値Ａｂｓ（ＩＳＳ）
は排他オア回路９５の出力側に送出される。別の排他オ
ア回路９６へ絶対値のほかに信号Ｔ１Ｋが導びかれる。
このＴ１Ｋは１，１８７５ＫＨｚの方形波信号であり交
番作用を行なわせる。加算前にＣＯがＭＳＢ ＸＯＲ
Ｔ１Ｋへセットされる。

【００４４】加算器として加算器９７と８ビットシフト
レジスタ９８が用いられる。加算器には、両側のオーバ
ーフロー阻止構成が、加算器内容Ｅ１８０のために８ビ
ットではなく９ビットが用いられるように、設けられ
る。この場合、加算器の計数領域のいちばん上の部分に
おいて加算が阻止され、いちばん下の部分において減算
が阻止される。この目的で２つの排他オア回路１５１，
１５２、ナンド回路１５３、フリップフロップ１５４、
アンド回路１５５が用いられる。

【００４５】加算器内容Ｅ１８０の最上位ビットは次の
ことを示す。即ち、２，３７５ＫＨｚのクロックで得ら
れたデータ（ＩＳＳの最上位ビット）のうちのどれが、
および品質信号のうちのどれが妥当であるか、およびそ
れに応じてマルチプレクサ１０７を制御することを示
す。このマルチプレクサ１０７は信号ＩＳＳの最上位ビ
ットを直接に出力側１６へ導びくか、またはフリップフ
ロップ１０８を用いて１／２ＲＤＳクロック周期だけ遅
延させて出力側１６へ導びく。

【００４６】品質情報を得る目的で回路１２において、
８６から導びかれる差信号ＩＳＤから、マルチプレクサ
８８とシフトレジスタ９０と排他オア回路９９を用い
て、絶対値Ａｂｓ（ＩＳＤ）が形成される。回路１３の
別の部分は機能ＭＳＢ（Ａｂｓ（ＩＳＳ）−Ａｂｓ（Ｉ
ＳＤ）−２）を実現する。加算器へ達する値の各々は、
これが奇数個の反転段を通った時に−１の誤差を有し、
即ちＩＳＳが負（ＭＳＢ＝１）の時は−１であり、ＩＳ
Ｄが正の時は別の−１である。即ち前述の２ではなく
（１−ＭＳＢ（ＩＳＳ）＋ＭＳＢ（ＩＳＤ））による減
算が必要とされる。このことは反転段１００，アンド回
路１０１，排他オア回路１０２，２ビットシフトレジス
タ１０３および加算器１０４を用いて行なわれる。加算
器１０４の出力信号の１０５での反転後に、別の加算器
１０６において和信号の絶対値が加算される。フリップ
フロップ１０９とマルチプレクサ１１０は、１８０°位
相誤差を補正するために用いられる。品質信号ＱＵは出
力側１７から取り出される。

【００４７】図６は選択された複数個のクロック信号を
電圧・時間ダイヤグラム図として示す。２２８ＫＨｚの
１周期において１つのＯパルス（ＣＺ）のほかに最大１
４のクロックパルスが必要とされる。そのため４，３３
２ＭＨｚのクロック周波数が実現される。クロック信号
ＣＺ，ＣＹ，ＣＹ８は周波数２２８ＫＨｚで繰り返さ
れ、信号ＣＨＷＩは最大１１４ＫＨｚの周波数で、クロ
ック信号ＣＨＷＩＤとＣＩＳＳは４，７５ＫＨｚで、ク
ロック信号ＣＡＢＳとＣＥ１８０は２３７５ＫＨｚで繰
り返される。

【００４８】図７はクロック信号発生器１８のブロック
図を示す。発振器１２０は８，６６４ＭＨｚの周波を発
生し、これから分周器により１２１２２８ＫＨｚが形成
される。分周器１２１は通常のように３８で分周する。
しかしこのことは入力側１２２，１２３における信号Ｖ
５７とＳ５７により±１だけ変化できる。

【００４９】２２８ＫＨｚの周波は別の分周器１２４に
おいて４で分周され、これにより副搬送周波数５７ＫＨ
ｚが形成される。分周器１２４に分周器１２５が後続
し、その分周比は入力側１２６，１２７を介して信号Ｖ
１とＳ１を用いて、通常値１２からはじまって１だけ増
加または減少できる。

【００５０】３つの別の分周器１２８〜１３０は分周器
１２５の出力周波４．７５ＫＨｚから、２，３７５ＫＨ
ｚ，１，１８７５ＫＨｚおよび約０．６ＫＨｚの周波を
形成する。分周器１２１，１２４，１２５，１２８の出
力信号は論理回路１３１へ導びかれ、その出力側から個
々のクロック信号が取り出される。さらに図７に周波数
の図７に示されている信号も、クロック信号として用い
られる。

【００５１】図８において示されている実施例におい
て、多重信号から濾波されて取り出され振幅の制限され
た副搬送周波の無線データ信号は入力側１４０へ導びか
れて、フリップフロップ１４１を用いて８，６６４ＭＨ
ｚのクロックでサンプリングされる。２つのアンド回路
１４２，１４３は、導びかれる方形の１１４ＫＨｚ信号
により制御される。この場合、反転段１４４を用いてア
ンド回路１４２はアンド回路１４３とは逆に制御され
る。

【００５２】アンド回路１４２，１４３の出力側は、２
つの順方向／逆方向計数器１４５，１４６の“計数作動
化”入力側と接続されている。そのため計数器は交番的
に入力信号の複数個の１（または０）を計数する。計数
器へクロックパルス周波８，６６４ＭＨｚが導びかれ
る。さらに計数器１４５，１４６がその計数方向に関し
て、導びかれた方形状の５７ＫＨｚ信号により制御され
る。計数器の出力側はマイクロプロセッサ１４７の入力
側と接続されている。

【００５３】計数器１４５，１４６は交番的に、５７Ｋ
Ｈｚの周波数配置に同期して８，６６４ＭＨｚクロック
信号のそれぞれ３８クロックパルスを入力される。それ
ぞれ他方の計数器が計数している間中の非作動時相中
に、計数器は５７ＫＨｚクロックで評価されて新たにセ
ットされる。

【００５４】全体的に次の時間順序が形成される。ただ
しｎは１１４ＫＨｚの１クロック周期の場合の次数であ
る。

【００５５】ｎ−１：計数器１４６は逆方向へ計数し、
計数器１４５は０へセットされる。

【００５６】ｎ−２：計数器１４５は逆方向へ計数する ｎ−１：計数器１４６は順方向へ計数する ｎ ：計数器１４５は順方向へ計数し、計数器１４６
は内容をセーブする。計数器１４６は０へセットされ
る。

【００５７】ｎ−３：上記参照、データ送出（割り込
み） このようにして、差形成用の加算装置が必要とされな
い。

【００５８】図９は図８による回路装置に類似する回路
装置を示す。同じ参照記号の設けられている部品は同じ
機能を実施する。しかし図９による回路装置はまず第１
にマイクロプロセッサのために設けられているのではな
く、例えば回路４と５に代えて、図１の復調器において
使用できる。入力側１４０へリミッタ３（図１）の出力
信号が導びかれ、他方、出力側１４８，１４９（図９）
からそれぞれ、５７ＫＨｚクロックで計数器１４５，１
４６から読み出された信号の最上位ビットが、回路６と
７（図１）へ導びかれる。計数器１４６から読み出され
た６ビット幅の値は出力側１５０から回路８（図１）へ
導びかれる。

【００５９】ディジタル帯域通過フィルタ５の機能は、
図９に示された回路の場合は次のように引き受けられ
る。即ち計数器１４５，１４６がそれらの内容の読み出
し後のたびにこの内容の半分へセットされるように、引
き受けられる。このことは簡単にシフト機能−これは計
数器ユニットにはしばしば設けられているが、図９には
示されていない−により行なわれる。このシフト機能は
少なくともＲＤＳチャンネルにおいていずれにしても直
列の読み出しのために必要とされる。

【図面の簡単な説明】

【図１】本発明による復調器のブロック図である。

【図２】積分および読み出し用の回路装置とディジタル
帯域通過フィルタのブロック図である。

【図３】交通放送情報用の検出器と位相補正用の回路装
置のブロック図である。

【図４】半波積分用の、ならびに積分結果の以後の処理
のための回路装置のブロック図である。

【図５】無線データ信号および品質信号の導出用の回路
装置のブロック図である。

【図６】前述の回路装置に必要とされるクロック信号の
時間ダイヤグラム図である。

【図７】クロック発生用の回路装置のブロック図であ
る。

【図８】本発明による別の復調器のブロック図である。

【図９】積分および読み出し用の回路装置のブロック図
である。

【符号の説明】

２ 帯域通過フィルタ ４ 積分および読み出し用回路 ５ ディジタル帯域通過フィルタ ６ 識別回路 ７ 位相補正回路 １３ 位相制御回路 １４ 位相選択回路 １８ クロック信号発生器 ２２ Ｄフリップフロップ ２３ 計数器 ２４，２６，２７ シフトレジスタ ２８ 加算器 ２９ メモリ ３０ 反転段 ３６，３７，３８，３９ Ｄフリップフロップ ４０，４１，５１ 排他オア回路 ４２，４３ フリップフロップ ４４ ナンド回路 ４５ 積分器 ５２〜５６ 計数器 ５７，５８ マルチプレクサ ６１，６４ アンド回路 ６２，７３ 加算器 ６５，６６，７１，７７ シフトレジスタ ７２，８０ 反転段 ７８，７９ 加算段 ８７，８８ マルチプレクサ ８９，９０，９８ シフトレジスタ ９１，９５，９６ 排他オア回路 ９２ 正方向／逆方向計数器 ９７ 加算器 １５３ ナンド回路 １５４ フリップフロップ １５５ アンド回路 ＳＲ シフトレジスタ ＢＩＴ ビット ＤＡＴＡ データ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 無線データ信号の伝送が、抑圧された副
   搬送波のＰＳＫにより行なわれ、該副搬送波周波信号を
   含む多重信号は帯域通過フィルタと振幅制限器を介して
   案内される形式の、無線データ信号のための復調器にお
   いて、振幅の制限された搬送周波信号は、副搬送波の周
   波数の複数倍のサンプリング周波数でサンプリングさ
   れ、そのサンプリング値は副搬送波のそれぞれ１周期の
   所定の部分にわたり加算され、加算されたサンプリング
   値はディジタル処理回路（５〜１３；１４８）へ導びか
   れることを特徴とする、無線データ信号用の復調器。
2. 【請求項２】 ディジタル信号処理回路（５〜１３）は
   入力側で、副搬送波の周波数に相応する中心周波数を有
   するディジタル帯域通過フィルタ（５）を備えている、
   請求項１記載の復調器。
3. 【請求項３】 前記の所定の部分が４分の１である、請
   求項１又は２記載の復調器。
4. 【請求項４】 ディジタル信号処理回路（５〜１３）が
   さらに、ディジタル帯域通過フィルタの出力信号をビッ
   トクロック信号のそれぞれ半波にわたり積分する回路
   （８）と、２つの相続く積分値の差およびこれらの差の
   和を算出する回路（９，１０）を含み、これらの差の和
   から、復調される出力信号と切り換え位相補正信号が発
   生される、請求項２記載の復調器。
5. 【請求項５】 ２つの相続く積分値の差から１つの差が
   形成され、複数個の差相互間の差から１つの品質信号が
   形成される、請求項４記載の復調器。
6. 【請求項６】 ディジタル帯域通過フィルタ（５）は２
   つの直交出力信号を形成し、該直交出力信号の最上位ビ
   ットは交通放送信号の存在を検出する回路（６）へ、お
   よび再生される副搬送波を発生する位相制御回路へ導び
   かれる、請求項４記載の復調器。
7. 【請求項７】 複数個の差から成る和の、および複数個
   の差から成る差の最上位ビットから、再生される無線デ
   ータクロック信号の位相を制御する信号が形成される、
   請求項５記載の復調器。
8. 【請求項８】 サンプリング値を加算するために２つの
   順方向／逆方向計数器（１４５，１４６）が設けられて
   おり、該計数器は副搬送波の周波数の複数倍の周波数に
   よりクロック制御され、サンプリング値は、副搬送波の
   周期の４分の１の持続時間にわたりその都度に交番的
   に、順方向／逆方向計数器（１４５，１４６）のうちの
   一方の計数器の制御入力側（計数イネーブル）へ導びか
   れ、該順方向／逆方向計数器（１４５，１４６）は副搬
   送波のそれぞれ一方の半周期にわたり順方向へ計数し、
   副搬送波の他方の半周期にわたり逆方向へ計数し、それ
   ぞれ１周期の終りに、両方の計数器の計数状態は信号処
   理回路へ伝送される、請求項１記載の復調器。
9. 【請求項９】 信号処理回路がマイクロプロセッサ（１
   ４８）であり、該マイクロプロセッサにおいて、供給さ
   れた信号の以後の評価のためのプログラムが実施され
   る、請求項８記載の復調器。
10. 【請求項１０】 計数状態の伝送後に、それぞれの順方
    向／逆方向計数器（１４５，１４６）が、１より小さい
    所定の値へ例えば伝送される計数状態の半分へセットさ
    れる、請求項８又は９記載の復調器。