KR100257511B1 - 브이씨알의 피지, 에프지의 피크치 검출회로 - Google Patents

브이씨알의 피지, 에프지의 피크치 검출회로 Download PDF

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Abstract

본 발명은 브이씨알의 서보계의 PG, FG의 피크치를 검출하여 진폭병동에도 주기가 일정한 PG, FG 신호를 출력시키고자 한 브이씨알의 PG, FG의 피크치 검출회로에 관한 것으로서,
이러한 본 발명의 목적은 PG, FG 신호를 디지탈 신호로 변환하는 아날로그/디지탈 변환부(1)와, 클럭펄스를 발생하는 클럭발생부(2)와,
상기 아날로그/디지탈 변환부(1)에서 출력된 데이타를 상기 클럭발생부(2)에서 얻어진 클럭에 동기시켜 일시 저장하는 제 1, 제 2 레지스터(3),(4)와,
상기 아날로그/디지탈 변환부(1)에서 출력된 데이타를 1클럭 지연시켜 저장하는 제 3 레지스터(5)와,
상기 제 3 레지스터(5)에서 얻어진 데이타와 상기 제 2 레지스터(4)에서 얻어진 데이타를 감산하여 피크치를 검출하는 감산부(6)와,
상기 감산부(6)에서 출력된 신호에 따라 세트되어 전압을 시정수만큼 지연시켜 출력하는 멀티 바이브레이터(7)를 구비함으로써 달성된다.

Description

브이씨알의 피지, 에프지의 피크치 검출회로
제1도는 종래 브이씨알의 PG, FG 검출회로도.
제2도는 제1도의 각 부 입출력 파형도.
제3도는 본 발명 브이씨알의 PG, FG의 피크치 검출회로도.
제4도는 제3도의 각 부 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 아날로그/디지탈 변환부 4 : 제 2 레지스터
5 : 제 3 레지스터 6 : 감산부
7 : 멀티 바이브레이터
본 발명은 브이씨알의 서보계에 관한 것으로, 특히 위상발생기(Phase Generator, 이하 PG라 약칭함) 및 주파수 발생기(Frequency Generation : 이하 FG라 약칭함)의 피크(peak)치를 검출하여 진폭 변동에 대응하여 PG, FG의 변동을 줄이고자 한 브이씨알의 PG, FG의 피크치 검출회로에 관한 것이다.
종래의 브이씨알의 PG, FG 검출은 제1도에 도시된 바와 같이, 입력 PG, FG를 비반전증폭하여 출력하는 연산증폭기(OP1)로 구성된다.
이와 같이 구성된 종래 브이씨알 PG, FG 검출회로의 동작을 첨부한 도면 제2도를 참조하여 상세히 설명하면, 제1도에 도시한 바와 같이 입력단을 통해 제2(a)도와 같은 PG, FG 파형이 입력된다.
상기 입력 PG, FG는 콘덴서(C1)를 통해 연산증폭기(OP1)의 비반전단자(+)에 입력되고 아울러 연산증폭기(OP1)의 반전단자(-)에는 저항(R1)(R2)으로 분압된 기준전압(Verf)이 입력된다.
여기서 기준전압(Verf)는 제2(b)도와 같다.
이에 따라 연산증폭기(OP1)는 비반전증폭하여 출력하게 되는데 상기 입력 PG, FG는 기구적 결합상태에 따라 제2(a)도에 도시된 바와 같이 레벨이 V1에서부터 V2까지 변환된다.
상기 연산증폭기(OP1)의 출력은 제2(c)도에 도시된 바와 같이 기준전압(Verf) 보다 높은 PG, FG의 입력 레벨에서는 ″하이″ 출력을 출력함을 알 수 있다.
그러나 이와 같은 종래 브이씨알의 PG, FG 검출회로는 PG, FG의 입력주기(T1)가 일정하더라도 진폭변동(V1∼V2)에 따라 제2(c)도의 주기(TA-TC)와 같이 주기가 변하게 된다.
이로 인하여 오디오의 경우에서는 와우(wow), 플러터(Flutter) 등의 현상이 발생하였다.
따라서 본 발명의 목적은 PG, FG의 피크치를 검출하여 진폭 변동에도 주기가 일정한 PG, FG의 출력을 발생하도록 브이씨알의 PG, FG의 피크치 검출회로를 제공함에 있다.
이러한 본 발명의 목적은 PG, FG의 입력을 디지탈 신호로 변환하는 A/D변환부와, 클럭을 발생하는 클럭발생부와 상기 A/D 변환부에서 출력되는 데이타를 일시적으로 저장하기 위해 제 1, 제 2 레지스터와, 상기 A/D변환부에서 출력된 데이타를 1클럭 지연시켜 일시 저장하는 제 3 레지스터와, 상기 제 3 레지스터의 출력과 제 2 레지스터의 출력을 감산기로 감산하는 감산부와, 상기 감산부의 출력을 시정수만큼 지연시켜 출력하는 단안정 멀티 바이브레이터를 구성함으로써 달성되는 것으로 이하 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
제3도는 본 발명 브이씨알의 PG, FG의 피크치 검출 회로도로서, 입력되는 PG, FG 신호를 디지탈 신호로 변환되는 아날로그/디지탈 변환부(1)와, 상기 A/D 변환부(1)에서 출력되는 데이타를 일시적으로 저장하는 제1, 제2 레지스터(3)(4)와, 상기 A/D 변환부(1)에서 출력된 데이타를 1클럭 지연시켜 일시 저장하는 제 3 레지스터(5)와, 상기 제 3 레지스터(5)의 출력과 제 2 레지스터(4)의 출력을 감산하는 감산부(6)와, 상기 감산부(6)의 출력을 시정수(RC)만큼 지연시켜 출력하는 멀티 바이브레이터(7)와, 클럭을 발생하는 클럭 발생부(2)로 구성한다.
이와 같이 구성한 본 발명 브이씨알의 PG, FG의 피크치 검출회로의 작용 및 효과를 첨부한 도면 제4도를 참조하여 상세히 설명하면, 제4(a)도와 같은 PG, FG 입력신호가 아날로그/디지탈 변환부(1)에 입력된다. 상기 아날로그/디지탈 변환부(1)는 이 입력 아날로그 신호를 디지탈 신호로 변환하고 이후 클럭발생부(2)에서 발생된 제4(b)도와 같은 클럭에 동기시켜 출력시키게 된다.
여기서 A/D 변환부(1)의 출력을 좀더 상세하게 설명하면 (b)와 같이 클럭발생부(2)의 8번째 클럭펄스가 입력될 때 (a)의 A점 데이타를 출력하여 제 1 제 2 레지스터(3)(4)에 입력시킨다.
이후 9번째 클럭펄스가 입력되면 PG, FG의 레벨 B점 데이타가 제 1 레지스터(3)를 통해 제 2 레지스터(4)에 입력되며, 상기 A점 데이타는 제 3 레지스터(5)에 입력된다.
또한 10번째 클럭펄스가 입력되면 PG, FG의 레벨 C점 데이타가 제 1 레지스터(3)를 통해 제 2 레지스터(4)에 입력되며, 상기 B점 데이타는 제 3 레지스터(5)에 입력된다.
상기와 같은 방법으로 (a)에 도시한 PG, FG의 레벨 데이타 즉, A-F, A′-E′, A″-D″의 데이타가 순차적으로 제 1-제 3 레지스터(3-5)에 저장한다.
아울러 상기 제 2 및 제 3 레지스터(4)(5)에 저장된 데이타는 감산부(6)내의 감산기(6a)로 감산하게 된다.
상기 감산방법은 클럭발생부(2)에서 발생된 제4(b)도와 같은 클럭펄스 중 10번째 클럭펄스가 발생하면 제 2 및 제 3 레지스터(4)(5)에 10번째 클럭펄스때 저장된 데이타가 감산부(6)에 입력된다.
즉, 제 2 레지스터(4)는 B데이타를 출력하고 제 3 레지스터(5)는 A데이타를 출력시켜 감산부(6)에 입력시킨다.
제4(c),(d)도는 상기와 같은 방법으로 제 2 , 제 3 레지스터(4)(5)에 입력되는 데이타를 표시한 것이다.
이에 따라 감산부(6)내의 감산부(6a)는 제 2 레지스터(4)에서 출력된 B데이타에서 제 3 레지스터(5)에서 출력된 A 데이타를 감산한다.
상기 B-A 데이타의 감산결과가 ″양″수이면 감산기 플래그 레지스터(6b)의 출력은 0이 출력된다.
아울러 B-A 데이타의 감산결과가 ″음″수이면 감산기 플래그 레지스터(6b) 출력은 1로 출력된다.
여기서 상기 10번째 클럭펄스 발생때 B-A 감산 결과는 ″양″수이므로 감산기 플래그 레지스터(6b)의 출력은 0이 된다.
한편 상기와 같은 방법으로 11번째 클럭펄스가 발생되면 감산기(6a)는 C-B 데이타를 감산한다.
여기서 감산결과는 (a)에 도시한 바와 같이 C점 데이타 레벨이 B점 데이타 레벨보다 크므로 ″양″수이며 이에 따라 감산기 플래그 레지스터(6b)의 출력은 0이 된다. 또한 12번째 클럭펄스가 발생되면 감산기(6a)는 D-C 데이타를 감산하게 되고 그 감산 결과 (a)에 도시한 바와 같이 C점 데이타 레벨이 D점 데이타 레벨보다 크므로 ″음″수이며 이에 따라 감산기 플래그 레지스터(6b)의 출력은 1이 된다.
상기와 같은 방법으로 감산을 하게 되면 감산기 플래그 레지스터(6b)의 출력은 E-D=2, F-E=1, B′-A′=0, C′-B′=0, D′-C′=1, E′-D′=, B″-B″=1, D″-C″=1이 되며 제4(f)도는 상기와 같은 결과에 따른 감산기 플래그 레지스터(6b)의 출력파형도를 의미한다.
상기와 같은 출력은 멀티바이브레이터(7)에 입력되며 상기(f)의 상승에지에서 멀티바이브레이터(7)는 세트되어 시정수(R1C1)만큼 데이타를 지연시켜 출력하게 되며, 상기 시정수(R1*C1)에 의해 제4(g)에 도시한 Tβ가 결정되는 것이다.
결론적으로 클럭발생부(2)의 주파수(주기)를 어느 정도 높이면 주기는 T1=T2=T3가 되는 것이다.
제4(g)도는 상기 멀티바이브레이터(7)의 출력파형도이다.
이상에서 상세히 설명한 바와 같이 본 발명은 PG, FG의 피크치를 검출하여 사용하기에 서보계의 속도 및 위상이 변동되더라도 안정되게 서보계를 제어할 수 있으며 이에따라 종래의 문제점인 오디오의 떨림현상(wow, FLUTTER)을 방지할 수 있는 효과가 있다.

Claims (1)

  1. PG, FG 신호를 디지탈 신호로 변환하는 아날로그/디지탈 변환부(1)와, 클럭펄스를 발생하는 클럭발생부(2)와, 상기 아날로그/디지탈 변환부(1)에서 출력된 데이타를 상기 클럭발생부(2)에서 얻어진 클럭에 동기시켜 일시 저장하는 제 1 , 제 2 레지스터(3)(4)와, 상기 아날로그/디지탈 변환부(1)에서 출력된 데이타를 1클럭 지연시켜 저장하는 제 3 레지스터(5)와, 상기 제 3 레지스터(5)에서 얻어진 데이타와 상기 제 2 레지스터(4)에서 얻어진 데이타를 감산하여 피크치를 검출하는 감산부(6)와, 상기 감산부(6)에서 출력된 신호에 따라 세트되어 전압을 시정수만큼 지연시켜 출력하는 멀티 바이브레이터(7)를 포함하여 된 것을 특징으로 한 브이씨알의 PG, FG의 피크치 검출회로.
KR1019920026801A 1992-12-30 1992-12-30 브이씨알의 피지, 에프지의 피크치 검출회로 KR100257511B1 (ko)

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