KR100256379B1 - 제어가능한 증폭기 회로 - Google Patents

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KR100256379B1
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루이스프람스마
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

제어가능한 증폭기 회로는 전원 공급 전압과 그라운드 사이에서 캐스코드 배열로 제어 트랜지스터와 이득 제어 신호를 공급하기 위한 제어 입력과, 입력 신호를 공급하기 위한 게이트 입력을 가지는 전계효과 증폭기 트랜지스터를 연속적으로 구비하며, 상기 제어 트랜지스터를 통해 전계효과 증폭기 트랜지스터는 출력 신호를 제어가능한 증폭기 회로의 신호 출력에 공급하며, 상기 제어 트랜지스터는 이득 제어 신호의 제어 범위부에서 적어도 이득 제어 신호에 의해 저항 범위내의 전계효과 증폭기 트랜지스터의 작동점을 변화시킨다. 저전원 공급 전압에서 회로 사용을 가능케하기 위해, 본 발명에 따른 제어가능한 증폭기 회로는 제어가능한 바이어스 전압을 공급하기 위해 전계효과 증폭기 트랜지스터의 게이트 입력에 연결된 제어가능한 바이어스 회로를 구비하며, 상기 전압은 주로 제어 범위부에서 이득 제어 신호와 함께 반대 방향으로 변화한다.

Description

제어가능한 증폭기 회로
제1도는 본 발명에 따른 제어가능한 증폭기 회로의 도시도.
제2도 내지 제4도는 본 발명에 따른 제어가능한 증폭기 회로에 사용하기 위해 제어가능한 바이어스 회로의 다른 실시예의 도시도.
제5도는 본 발명에 따른 제어가능한 증폭기의 출력 특성 곡선 또는 ID-VDS특성 곡선.
제6도는 본 발명에 따라 소스 레지스터를 사용하여 측정을 사용할 때 이득 가소에 의한 일그러짐 변화를 표시하는 특성 곡선.
본 발명은 전원 공급 전압과 그라운드 사이에서 캐스코드 배열로 이득 제어 신호를 공급하기 위한 제어 입력을 가지는 제어 트랜지스터와 게이트 입력에 공급된 입력 신호의 제어가능한 증폭용 전계효과 증폭 트랜지스터를 계속해서 포함하는 제어가능한 증폭기 회로에 관한 것으로, 상기 제어 트랜지스터는 이득 제어 신호의 제어 범위 한부분에서 적어도 이득 제어 신호에 의해 저항 범위에서 전계 효과 증폭기 트랜지스터의 작동점을 변화시킨다.
이러한 형태의 제어가능한 증폭기 회로는 일본국 특허출원 제 62-187145호로 공지되어 있다.
공지된 제어가능한 증폭기 회로에서 전계 효과 증폭기 트랜지스터(FET)의 캐스코드 배열과 제어 트랜지스터는 제1 및 제2전계효과 트랜지스터(FET)와, 2-포트 FET 4 극관에 의해 실현되며, 후에는 4 극 증폭기로서 불린다. 상기 제1FET는 게이트 입력에 공급된 고-주파수 입력 신호를 증폭하며, 차후에는 제1게이트로서 설명된다. 이 제1FET의 이득 계수는 작동점에 의존한다. 이 작동점은 주로 드레인-소스 전압을 제어시키므로써 제어된다. 결국, 제어 트랜지스터로서 동작하는 제2FET는 제2게이트, 즉 제2FET의 게이트 입력에 공급된 이득 제어 신호에 의하여 제1FET의 드레인 전압을 변화시킨다. 상기 제1FET의 이득은 초기에 최대로 되거나 이득 제어중 제어할 수 없는 상태로 된다. 이 상태에서 제1FET의 작동점은 포화 범위내에서 최대 드레인 소스 전압에 의해 제어된다. 이는 이득 제어 신호의 초기 최대값에서 이루어진다. 따라서 상기 제2FET의 소스 전압은 대략 그것의 게이트 전압에 따르며, 제1FET의 드레인 전압과 동일하고, 적어도 이득 제어 신호의 감소는 초기에 제 1FET의 이득과 드레인 소스 전압 감소를 유발한다. 출력 특성에서, 또는 이득 제어 신호 감소와 같은 제1FET의 ID-VDS특성은 포화 범위를 통해 그리고 저항 범위를 향해 작동점 이동을 발생한다.
상기 이득 제어 신호의 연속되는 감소의 경우에, 소정값을 통과한 후 제어 범위 부분에 도달하며, 후에는 임계값으로서 설명된다. 이 임계값에서 제1FET는 포화 상태로부터 방출되며, 즉, 제1FET는 포화 범위와 저항 범위간의 변이 범위로 작동점을 가지며, 또한 니(knee) 영역으로 불린다. 이 제어 범위부에서 이득 제어 신호의 감소는 제어 범위의 선행부에서 이득 제어 신호의 상당한 감소보다 FET 4극관의 드레인 전류 ID의 더욱 많이 감소 시키게 된다. 결국, 제1FET의 이득은 이득 제어 신호의 감소하는 진폭을 가지고 이 임계값으로부터 상당히 감소한다. 따라서 게이트-소스 전압과 비선형성은 변하지 않으며, 이 제1FET에서 비선형성에 의해 발생된 일그러짐과 크로스 변조 효과는 출력 신호 진폭에 다라 상당히 증가한다.
이들 비선형성을 감소시키기 위해, 공지된 제어 가능한 증폭기 회로에서 제 1 FET의 소스는 저항을 통해 그라운드에 접속된다. 따라서, 이 소스 저항 양단의 전압은 FET 4극관의 드레인 전류 ID를 변화시키며, DC 네가티브 피드백은 이득 감소의 경우 게이트-소스 전압을 증가시켜 얻어진다. 그때 선형화의 어떤 범위가 얻어진다.
선형화의 범위는 소스 저항값을 가지고 증가한다. 그러므로, 요구된 전원 공급 전압 또한 소스 저항을 증가 시킨다. 실제로, 상기 제한은 전원 공급 전압값에 부가되며 특히 상기 공급 배터리에 의해 보증될 때, 요구된 전원 공급 전압은 가능한 낮게된다. 이 부과는 공지된 제어가능한 증폭기 회로의 선형화로 제한된다.
본 발명의 목적은 상기 제한 또는 더욱 적은 범위에 대한 제한을 가지지 않는 서두에서 상술된 형태의 제어가능한 증폭기 회로를 제공하기 위함이며 상기와 함께 선형 이득은 공지된 제어가능한 증폭기 회로보다 비교적 적은 전원 공급 전압에서 공지된 제어가능한 증폭기 회로와 적어도 동일한 제어 범위에서 가능해진다.
본 발명에 따른 제어가능한 증폭기 회로는 제어 입력이 또한 제어가능한 바이어스 회로를 통해 제어가능한 바이어스 전압을 공급하기 위해 전계효과 증폭기 트랜지스터 게이트 입력에 연결되고, 상기 전압은 주로 제어 범위 부분에서 이득 제어 신호를 가지고 반대 방향으로 변화하는 것을 특징으로 한다.
상기 측정은 상기 제2FET의 게이트에서 감소 하는 이득 제어 신호가, 상기 제1FET의 DC 바이어스 게이트 전압이 증가할 때 조차도, 포화 범위밖의 제1FET 작동점에 대해 이득 감소를 초래한다는 인식에 기초한다.
본 발명에 따른 측정이 사용될 때 이 인식은 이 제1FET의 게이트-소스 전압을 증가시키기 위해 활용되며 주로 감소하는 드레인 전압과 일정한 소스 전압에서 포화 상태 범위밖의 제1FET의 작동점에 대해 제어 범위부에서 비선형성 발생을 억제한다. 이 측정은 제1FET의 소스를 DC 전압에 따라 그라운드에 직접 접속하는 가능성을 제공한다. 따라서 공지된 제어가능한 증폭기 회로와 대비하여 소스 저항으로 구성되지는 않으며 소스와 그라운드간에 전압 손실이 존재하지 않고, 전원 공급 전압은 더 작게된다.
상기 제어가능한 바이어스 회로를 적절히 디멘죤닝 하므로써 이득 제어 신호 변화와 함게 제1FET 게이트에서 제어가능한 바이어스 전압 변화는 전체 제어 범위내에서 제1FET의 일그러짐이 소정의 허용가능한 값을 초과하지 않도록 얻어져 성취될 수 있다.
예를 들어, 포화 범위내의 작동점에 대해 제1FET 게이트에서 제어가능한 바이어스 전압이 감소하는 이득 제어 신호를 가지고 증가하지 않거나 증가하기 어렵게 하거나 상기 범위밖의 작동점에 대해 이 신호를 가지고 상당히 증가하는 방법으로 감소하는 이득 제어 신호로 인해 증가하는 이득 감소 경우에 제어가능한 바이어스 회로 이득을 증가시키는 것이 가능해진다.
본 발명에 따른 제어가능한 증폭기 회로는 제어가능한 바이어스 회로가 제어 범위부에서 이득 제어 신호 범위에 대해 주로 동작하는 이득 제어 신호 위상을 인버팅하기 위한 임계 위상 인버터 단을 구비하며, 상기 부분은 전계효과 증폭기 트랜지스터가 포화 범위와 오옴 범위사이의 변화 범위에서 작동점을 가지는 임계값에 의해 제한되는 것을 특징으로 한다.
이 측정이 사용될 때, 상기 제어가능한 바이어스 회로의 효과적인 동작 범위는 제1FET가 턴오프되고 감소 하는 이득 제어 신호가 포화 범위내에서 제1FET의 작동점에 대한 원하지 않는 이득 증가 발생을 방해하는 범위에 대해 제한된다.
그러한 제어가능한 증폭기 회로의 양호한 실시예는 상기 위상 인버터단이 그라운드와 전원 공급 전압간에 캐스코드 배열로, 다른 전계효과 트랜지스터 및 제어가능한 저항을 연속해서 포함하며, 다른 전계효과 트랜지스터의 정선은 전류 미러를 형성하기 위해 전계효과 증폭기 트랜지스터의 최대 이득으로 전계효과 증폭기 트랜지스터 게이트-소스 정션에 병렬로 되어 있으며, 상기 위상 인버터 단은 또한 상기 임계값을 실현하기 위한 수단을 구비한다.
이 측정이 사용될 때, 비제어된 상태의 제어가능한 증폭기 회로의 정동작 전류의 간단한 조절과 이득 제어 범위가 가능해진다.
상기 제어가능한 바이어스 회로의 간단한 실행에 대해서, 상기 마지막에 언급된 실시예는 제1 및 제2게이트, 소스 및 드레인을 가지는 4극관 전계효과 트랜지스터 바이어스 중에서 제1 및 제2트랜지스터에 의해 구성되며, 이득 제어 신호는 제2게이트에 공급되고, 소스는 그라운드에 접속되며, 상기 제1게이트는 드레인과 함께 쇼트 회로로 되고 상기 드레인은 로드 저항을 통한 전원 공급 전압과 직렬 저항을 통한 전계효과 증폭기 트랜지스터 게이트에 접속되고 있다.
상기 제어가능한 바이어스 회로에 의해 입력 신호로드 결과로서 생기는 노이즈와 신호 손실을 감소시키기 위해, 본 발명에 따른 제어가능한 증폭기 회로는 제어가능한 바이어스 회로고 예로, 전계효과 증폭기 트랜지스터의 바이어스 회로와 게이트 입력간의 직렬 저항을 상호 협조시키므로써 고저항 출력 임피던스를 가지는 것을 특징으로 한다.
이득 제어를 최적화하기 위해, 마지막에 상술된 실시예의 임계 전압은 상기 전계효과 트랜지스터 바이어스 4극관의 제1트랜지스터 보다 더 적은 제2트랜지스터 게이트의 폭과 길이간의 비 선택에 의해 양호하게 실현된다.
제어가능한 바이어스 회로의 트랜지스터와 제1 및 제2FET간의 트랜지스터 파라미터의 스프레드는 전계효과 증폭기 트랜지스터와 제어 저항이 전계효과 트랜지스터와 함께 공통 기판상에 집적된 전계효과 트랜지스터 증폭기중 제1 및 제2트랜지스터에 의해 구성되는 특징의 다른 양호한 실시예에 대하여 보상된다.
다른 양호한 실시예는 위상 인버터 단이 이득 제어 신호가 임계값을 조절하기 위한 전압 분할기를 통해 공급된 입력 전극과 부하 저항을 통해 전원 공급 단자에 접속된 출력 전극과 그라운드에 접속된 기준 전극을 포함하는 것을 특징으로 한다.
본 발명은 도면을 참고로 하여 더욱 자세히 기술되어 진다. 이들 도면은 본 발명을 설명하기 위해 제공된다. 도면에서 비슷한 소자는 같은 참고번호를 가진다.
제1도는 무선 주파수 입력 신호를 공급하기 위한 무선 주파수 신호 입력 IRF, 무선 주파수 출력 신호로부터 이득 제어를 공급하는 무선 주파수 신호 출력 QRF, 그로부터 이득 제어 신호를 공급하기 위한 입력 IC를 갖는 본 발명에 따른 제어 가능한 증폭기 회로를 도시한다. 상기 제어 가능한 증폭기 회로는 2-포트 전계효과 트랜지스터(FET) 4극관 Ta를 구비하며, 후에는 4극관 증폭기로서 불리며, 제1 및 제2FET, Ta1 및 Ta2S는 전원 공급 전압과 그라운드 사이에 캐스코드로 배열된다. 상기 제1 및 제2FET, Ta1 및 Ta2의 게이트 Ga1과 Ga2는 각각 4극관 증폭기 Ta의 제 1 및 제2게이트 입력을 구성하며, 반면 제1FET Ta1의 소스 Sa와 제2FET Ta2의 드레인은 4극관 증폭기 Ta의 소스와 드레인을 구성한다. 상기 제1FET Ta1은 증폭기 트랜지스터로서 동작하고 제2FET Ta2는 주로 제어 트랜지스터로서 동작한다. 무선 주파수 입력 신호는 무선 주파수(RF) 신호 입력 IRF를 통해 제 1 FET Ta1의 게이트 Ga1에 공급된다.
이 제1FET Ta1의 소스 Sa는 그라운드에 접속되고, 반면 Ta1의 드레인은 제2 FET Ta2의 소스를 구성한다. 이득 제어 신호는 제어 입력 IC를 통해 제2FET Ta2의 게이트 Ga2에 공급된다. 상기 제2FET Ta2의 드레인 Da는 무선 주파수 누설 인덕턴스 L을 통해서는 전원 공급 전압에 결합 캐패시터를 통해서는 무선 주파수 신호 출력 QRF에 접속 되어 있다.
상기 제어 입력 IC는 또한 후에는 4극관 바이어스 Tb로 설명되는 2-포트 FET 4극관 Tb에 의해 구성된 제어 가능한 바이어스회로에 접속되어 있으며, 4극관 증폭기 Ta와 유사하게, 제1FET, Tb1 및 제2FET, Tb2의 캐스코드 배열을 포함한다. 상기 제1 및 제2FET Tb1과 Tb2의 게이트는 각각 바이어스 4극관 Tb의 제1 및 제2게이트를 구성하며, 반면, 상기 제1FET, Tb1의 소스 Sb와 제2FET, Tb2의 드레인은 각각 바이어스 4극관 Tb의 소스와 드레인을 구성한다. 상기 바이어스 4극관 Tb의 제1게이트 Gb1은 상기 제2FET Tb2의 드레인 Db와 함께 단락 회로로 된다. 상기 제1FET Tb1의 소스 Sb는 그라운드에 접속되고, 반면 제2FET Tb2의 드레인 Db는 저항 R3을 통해 전원 공급 단자에 접속된다. 도시된 실시예 에서 저항 R3은 무선 주파수 누설 인덕턱스 L을 통해 Ta2의 드레인 Da에 접속된다. 따라서 무선 주파수 누설 인덕턴스 L은 주로 4극관 증폭기 Ta로부터의 무선 주파수에 따라 바이어스 4극관 Tb를 분리하기 위해 사용된다.
바꿔말하면 저항 R3을 직접 전원 공급 전압에 접속하는 것이 가능하다. 바이어스 4극관 Tb의 드레인 Db는 직렬 저항 R4를 통해 제1FET Ta1의 게이트 Ga1에 연결되어 있다. 이 드레인 Db은 또한 쇼트 회로 캐패시터 C2를 통해 그라운드에 대해 쇼트회로된 무선 주파수이다. 상기 제어 입력 IC은 전압 분할기 R1, R2를 통해 바이어스 4극관 Tb의 제2게이트 Gb2에 접속되어 있다.
레퍼런스는 제1도에 도시된 제어가능한 증폭기 회로 동작의 설명에 대해 제5도의 그래프로 이루어진다. 제5도의 곡선 1, 2, 3은 드레인-소스 전압 VDIS, 즉, 파라미터로서 게이트-소스 전압 VGIS을 가지는 4극관 증폭기의 제1FET Ta1의 드레인 VD1과 소스 VS사이의 전압의 함수로서 증폭기 트랜지스터 Ta1의 드레인 전류 ID변화를 도시한다. 1.5볼트의 게이트-소스 전압 VGIS에서 시작하여, 곡선 1은 Ta1의 드레인-소스 전압 VDIS의 함수로서 드레인 전류 ID를 도시하며, 곡선 2는 1볼트 게이트 -소스 전압 VGIS에서 같은 변화를 도시하며 곡선 3은 0.5 볼트의 게이트 소스 전압 VGIS에서 같은 변화를 도시한다. 곡선 1 내지 3 각각은 0에서 증가하는 드레인-소스 전압 VDIS와 서로 계속되는 3개의 범위로 구별되며, 상기 범위는 저항 범위 01, 02, 03, 변이 범위 T1, T2, T3 및 포화 상태 범위 S1, S2, S3이다. 저항 범위에서 이 제1FET Ta1의 드레인 전류 ID는 드레인-소스 전압 VDIS로 선형적으로 증가한다. 이 저항 범위 01, 02, 03에서 곡선 1, 2, 3에 대한 라인 탄젠트의 경사는 거의 일정하면서 비교적 크며 감소하는 게이트-소스 전압 VGIS를 가진 곡선에 대해서는 감소한다. 다음 변이 범위 T1, T2, T3에서 제1FET Ta1의 드레인-소스 전압 VDIS가 증가할 때, 곡선 1, 2, 3에 대한 라인 탄젠트 경사가 크기면에서 감소하며, 여기서 드레인 전류 ID는 드레인-소스 전압 VDIS와 함께 저항 범위에서 보다 덜 증가한다. 상기 변이 범위 T1, T2, T3는 다르게 증가하는 드레인-소스 전압 VDIS와 함께 포화 범위 S1, S2 및 S3에 따른다. 이들 포화 범위 S1, S2, S3에서 드레인 전류 ID만이 증가하는 드레인-소스 전압 VDIS를 가지고 작은 범위로 증가한다. 결국, 포화 범위 S1, S2, S3에서의 곡선 1, 2, 3의 경사는 거의 일정하면서 비교적 낮으며, 또한 정동작 전류로 불리는, 이 포화 범위의 드레인 전류 ID의 값은 게이트-소스 전압 VGIS가 낮은 만큼 낮게 된다.
비제어 가능한 상태에서 증폭기 트랜지스터로서 동작 하는 제1FET Ta1은 최대 이득으로 조절되며, 즉 제1FET Ta1의 작동점은 포화 범위에서 조절된다. 예에 의해서, 제5도는 정동작 또는 초기 작동점으로서 불리는 비제어된 작동점을 도시하며, 곡선 2에서 점 WP에 의해 표시된다. 상기 곡선 2는 점 WP에서 부하 곡선 LC와 상호 작용한다. 상기 부하 곡선 LC는 제2FET Ta2에 의해 Ta1의 드레인에서 형성된 부하에 의해 결정된다.
상기 초기 작동점은 최대값, 예로 4볼트에 대해 제어 트랜지스터로서 동작하는 제2FET Ta2의 게이트 Ga2에 공급된 이득 제어 신호를 조절하므로써 얻어진다. 제2FET Ta2는 또한 포화 범위내의 작동점을 가지며, 거의 이득 제어동안에는 변화하지 않는다. 상기 제2FET Ta2의 드레인은 5볼트의 전원 공급 전압에 연결되며, 반면 제1FET Ta1의 소스는 그라운드에 접속된다. 게이트 Ga2의 최대 전압에서 Ta2 소스는 제1FET Ta1의 드레인 소스 전압 VDIS와 Ta1의 드레인 전류 ID가 최대값을 가지도록 최대값(예로, 특정 경우에는 3볼트)으로 조절된다.
상기 제어 입력 Ic에 공급된 이득 제어 신호는 또한 바이어스 4극관 Tb 의 제2게이트, 즉 전압 분할기 R1과 R2를 통해 바이어스 4극관 Tb 의 제2FET Tb2 게이트 Gb2에 공급된다. 제2정동작 상태에서 게이트 전압은 제2게이트 Gb2에서 얻어지며, 상기 전압은 단락 회로 상태가 현재 취해지는 저저항값과 같은 드레인에서 소스까지의 제2FET Tb2에 주어지기에 충분히 높다. 이미 상술한 바와 같이, 바이어스 4극관 Tb의 제1게이트 Gb1은 바이어스 4극관 Tb의 드레인을 가지고 쇼트 회로가 되며 제1FET Tb1의소스는 그라운드에 접속된다. 따라서 전류가 4극관 증폭기 Ta의 제1게이트 Ga1에 공급되지 않으며 직렬 저항 R4 양단에 전압이 존재하지 않으며 제 1게이트 Ga1 에서의 전압은 바이어스 4극관 Tb의 제1게이트 Gb1에서의 전압과 동일하다. 결국, 바이어스 4극관 Tb의 제1FET Tb1과 함께 4극관 증폭기 Ta의 제1FET Ta1은 이 비제어된 상태에서 전류 미러로서 동작한다. 상기 증폭기 트랜지스터 Ta1의 드레인 전류 ID는 저항 R3에 대한 값을 적당히 선택하는 것에 의해 초기 또는 정동작 값으로 간단히 조절된다.
이득 감소는 Ta2의 게이트 Ga2에서 감소를 위해 이득 제어 신호 진폭 초래로 얻어진다. 게이트 Ga2에서 전압 감소의 결과로서, Ta2의 소스에서 전압 또한 감소한다. 따라서 Ta2의 마지막에 언급된 소스 전압은 Ta1의 드레인 전압 VDI과 동일하며 Ta1의 드레인-소스 전압 또한 감소한다. 결과적으로, 드레인 전류 ID또한 Ta1의 감소하는 드레인-소스 전압 VDISI을 가지고 완만한 범위로 감소하고 주어진 예에서는 제 1 FET Ta1의 작동점(WP)는 변이 범위 T2를 향해 포화 범위 S2에서 곡선 2양단으로 이동하고, 상기는 이득 감소에 의해 성취된다.
상기 분할기 R1과 R2의 분할 요소는 비제어된 상태에서 시작하여, 제어 입력 Ic에서 이득 제어 신호의 감소가 발생되지 않거나, 바이어스 4극관 Tb의 전술한 정동작 상태 변화가 발생하기 어렵고, 또한 Ta1은 포화 상태 즉, 제1증폭기 FET Ta1의 작동점이 포화 범위(곡선 1의 S2)내에 있는한 선택된다. 실행시 이는 6내지 10dB의 이득 감소에 대응하여 나타난다. 게이트 Gb2에서의 전압은 상기 증폭기 트랜지스터 Ta1의 드레인-소스 전압 VDIS가 Ta1작동점이 변위 범위 T1 도달되도록 감소할때까지 효율적 범위로 감소되지 않으며, 결국 소스에서 드레인까지의 바이어스 4극관 Tb의 제 2 FET Tb2는 Gb2에서 감소하는 전압과 함게 증가하는 저항을 도시한다. 결과적으로, Ta1을 가진 Tb1의 전류 미러 동작을 그치게 되며 바이어스 4극관 Tb를 통한 드레인 전류 ID는 저항 R3를 통한 전류가 감소되고 Tb의 드레인 Db에서 전압이 증가하도록 감소된다. 따라서 전류는 직렬 저항 R4를 통해서 흐르지 않으며, 증폭기 FET Ta1의 게이트에서 전압은 바이어스 4극관 Tb의 드레인에서 전압에 따르고, 여기서 전류는 증가한다. 그러므로 바이어스 4극관 Tb 및 저항 R1 내지 R4에 의해 구성된 제어가능한 바이어스 회로는 제어 입력 Ic에서 이득 제어 신호의 감소가 증폭기 FET Ta2의 제1게이트 Ga1에서 전압 증가를 초래하기 때문에 위상 인버터 단으로서 간주된다. 이 위상 인버터 단의 동작 범위는 전압 분할기 R1 및 R2에 의해 조절된 입력 임계 전압에 의해 결정된다. 관련 예에서 상기 이득 제어 신호는 포함 범위(S2)와 저항 범위(곡선 2상의 02) 사이의 변위 범위(T2)에서의 작동점이 Ta1 에서 입력 임계 전압에 도달한다. 제어 입력 Ic에서 이득 제어 신호의 다른 증가와 함께, 상기 증폭기 FET Ta1의 드레인-소스 전압 VDIS또한 이 증폭기 FET Ta1의 작동점이 저항 범위(02)에 도달할때까지 또한 감소한다.
상기 이득 제어 신호의 다른 증가로 인해, 게이트 Gb2에서 전압 또한 전압 분할기 R1, R2를 통해 감소하며 소스에서 드레인까지의 바이어스 4극관 Tb의 제2 FET Tb2의 저항 또한 증가한다. 이는 상기 바이 어스 4극관 Tb의 드레인 전류 ID의 다른 감소와 바이어스 4극관 Tb의 드레인 Db에서 드레인 전압의 증가와 증폭기 FET Ta1의 제1게이트 Ga1에서 전압을 유발한다.
따라서 상기 증폭기 FET Ta2의 소스 Sa는 그라운드에 접속되며, 게이트 Ga1에서 전압 증가는 게이트-소스 전압 VGIS증가에 직접 대응한다.이 저항 범위에서 심지어 5볼트의 비교적 낮은 공급 전압에서 조차도, 증폭된 RF 입력 신호의 AC-DC 비는 선형 이득에 대해 양호하게 얻어지며 효과적인 이득 제어를 보호하는 동안 유지된다.
따라서 이 저항 범위내의 증폭기 FET Ta1의 게이트-소스 전압 VGIS증가는 ID-VDIS특성 곡선의 경사도 증가(그때 Ta1의 작동점은 곡선 2대신 곡선 1에 따른다), 즉, Ta1의 출력 임피던스 감소를 유발하며, 간섭 성분의 특정 감소가 얻어진다. 사실, 증폭기 FET Ta1 출력에서의 간섭 전압은 Ta1의 출력 임피던스를 가지고 감소한다.
포화 범위밖의 증폭기 FET Ta1의 작동점에 대해서 증폭기 FET Ta1의 이득은 이 증폭기 FET Ta1의 게이트 Ga1에서 제어가능한 바이어스 전압 증가에서 불구하고 제어 트랜지스터 FET Ta2의 게이트 Ga2에서 감소하는 이득 제어 전압을 감소시킨다. 그리고 역으로도 성립한다. 이 바이어스 범위에서 이득은 이득 제어 신호와 함께 명백하게 변화한다.
상기 포화 범위에서 증폭기 FET Ta1의 작동점에 대해서는 그러므로, Ta1의 게이트 Ga1에서 전압 증가는 제어 트랜지스터 FET Ta2의 게이트 Ga2에서 이득 제어 신호의 감소로 인한 이득 감소가 완전히 무시할 수 있게 발생하며, 이득 증가각 상승하게 된다. 이를 방지하기 위해, Ta1의 게이트 Ga1에서 전압은 FET Ta2의 게이트 Ga2에서 이득 제어 전압이 증폭기 트랜지스터 Ta1 이 저항 범위에서 바이어스될때 감소될때까지 괄목할만하게 증가하지 않는다. 이는 바이어스 회로의 정확한 디멘조닝에 의해 이루어지면 반면 바이어스 4극관 Tb를 통한 전류는 저항 범위에서 이득 제어 신호가 감소될 때 까지 바이어싱 Ta1에 대해 상당히 증가하지 않는다.
전술한 본 발명에 따른 제어가능한 증폭기 회로에서 제어동작은 임계 회로로서 동작하는 전압 분할기 R1, R2를 통해 제어 입력 Ic에서 바이어스 4극관 Tb의 게이트 Gb2까지 이득 제어 신호를공급하므로써 최적화된다. 그러므로, Ta1의 포화 범위에서 전술한 원하지 않는 제어 동작은 예로 제어가능한 바이어스 회로의 증폭기 트랜지스터 Ta1의 게이트 입력사이의 적당히 선택된 임계값을 갖는 임계 회로와 상호 협력하므로서, 다른 방법으로 회피할 수 있게 실행된다.
따라서, 증폭기 FET Ta1의 포화되는 이득 제어 범위 부분은 전체 이득 제어 범위와 비교하여 실제로 상당히 작으며 즉, 40 내지 60dB중에서 6 내지 10dB정도이다.
제1도에 도시된 본 발명에 따른 제어가능한 증폭기 회로의 실시예에서, 증폭기 트랜지스터와 제어 트랜지스터는 FET 4극관에 의해 실현된다. 본 발명의 아이디어가 제어 트랜지스터로서 바이폴라 트랜지스터와 함께 캐스코드로 배열된 증폭기 트랜지스터로서 전계 효과 트랜지스터 사용에 응용될 수 있다는 것은 자명한 일이다. 상기는 제1FET Tb1과 유사하게 동작하는 FET와 바이어스 4극관 Tb의 제2FET Tb2와 유사하게 동작하는 제어가능한 저항에 의해 바이어스 4극관 Tb에 대체하기 위해 실행된다. 이 제어가능한 저항은 이득 제어 신호에 의존하는 값으로 변화한다.
직렬 저항 R4의 값은 무선 주파수 신호 입력 IRF에 공급된 입력 신호가 결합 캐패시터 C2를 통해 그라운드에 따라 흐르는 것을 방지하고 상기 무선 주파수 입력 신호의 신호 에너지가 증폭기 FET Ta1의 게이트 입력 Ga1에 공급되는 것을 실현하기 위해 충분히 높게 선택된다. 신호 대 노이즈 비의 개선은 직렬 저항 R4로 얻어진다.
실제 실험 설정시 전원 공급 전압은 5볼트이며, 저항 R1-R4 는 10 킬로오옴, 40 킬로오옴, 25 내지 30 킬로오옴 및 50 내지 100 킬로오옴 값을 가지며, 캐패시텨 C1 및 C2는 각각 4700PF 및 10PF 값을 가진다.
또한 같은 기판상에서 Tb 로서 적어도 Ta 중 제1FET Ta1이 형성되어 집적 형태의 실시예에서, 스프레딩으로 인한 트랜지스터 파라미터의 상호차는 최소화되고 정동작 전류 바이어싱으로 절대 스프레딩의 효과를 부하 저항 R3에 의해 보상된다.
최적 제어 동작은 바이어스 FET 4극관 Tb의 제1트랜지스터 Tb1 보다 작게되는 제2트랜지스터 Tb2 게이트의 폭과 길이사이의 비를 선택하므로써 가능해진다. 정확한 선택비의 경우에, 전압 분할기 R1, R2는 불필요하게 되며, 즉, R1은 단락 회로(R1=OΩ) 그리고 R2는 생략된다(R2=00), Tb가 매우 작은폭(적어도 Ta의 게이트 보다 50x적은)을 갖는 게이트 Tb 보다 약간 적은 경우에, R4 및 C2는 불필요하게 되며, 즉, R4=0Ω 이고 C2=OPF이다.
제어가능한 바이어스 회로의 다른 실시예가 제2도 내지 제4도에 도시되어 있다.
제2도는 공통 소스 구성으로 배열된 바이어스 FET B1을 도시하며 상기 구성의 게이트, 소스 및 드레인은 입력, 기준 및 출력 전극을 각각 구성한다. 정확한 값으로 주어진 이득 제어 신호의 진폭은 전압 분할기 R1 및 R2를 통해 게이트에 공급된다. 바이어스 FET B1의 소스는 소스 저항 R5를 통해 그라운드에 접속된다. 비제어된 상태, 즉, 제어 입력 Ic에서 이득 제어 신호의 최대값에서, B1 게이트 에서의 전압은 B1의 드레인 전류와 저항 R3 양단의 전압이 최대가 되도록 또한 최대가 된다. B1 드레인에서의 전압은 증폭기 트랜지스터 Ta1의 제1게이트 Ga1에서의 전압뿐 아니라 최소가 된다. 이득 제어 신호가 감소할 때, B1게이트 전압 또한 감소하며 B1을 통해 흐르는 드레인 전류도 감소 한다. 결과적으로, R3 양단 전압은 감소하고 B1의 드레인 에서 전압뿐 아니라 Ta1의 게이트 Ga1에서 전압 또한 증가 한다. 따라서 제2도에 도시된 회로 B1, R1 내지 R5는 임계 위상 인버터 단, 즉, 제어가능한 바이어스 회로로서 동작한다. B1의 이득은 R1-R5의 정확한 저항 디멘죠닝으로 정확값으로 조절된다.
제3도는 베이스, 에미터, 콜렉터가, 입력 기준 및 출력 전극을 각각 구성하는 바이폴라 트랜지스터 B2에 의해 전계효과 트랜지스터 B1이 대체된 제2에서와 같은 실시예를 도시한다. 구성시, 회로 B2, R1-R5의 동작은 위에서 기술된 제2도 회로 동작에 대응하며 어떤 다른 설명을 요구하지는 않는다.
제4도는 제2게이트 Gb2, 소스 및 드레이는 입력, 기준 및 출력 전극을 구성하는 바이어스 4극관 Tb를 갖는 임계 위상 인버터 단을 도시한다. 상기 바이어스 4극관 Tb는 제1FET Tb1의 제1게이트 Gb1에서 전압 분할기 R6 및 R7을 통한 특정 이득으로 조절된다. 상기 제어 입력 Ic에서 이득 제어 신호는 전압 분할기 R1과 R2를 통해 정확한 값으로 주어지며 바이어스 4극관 Tb의 제2FET Tb2의 게이트에 공급된다. 구성시, 제4도에 도시된 임계 위상 인버터 단의 동작은 제2도 및 제3도 회로 동작에 대응한다.
제6도의 곡선 4, 5, 6은 소스가 그라운드에 접속된 증폭기 트랜지스터 Ta1 의 일정 게이트 바이어스 전압을 가지는 공지된 제어가능한 증폭기 회로와, 비슷하게 공지된 증폭기 제어 회로의 일그러짐 변형을 도시하며, 상기 증폭기 트랜지스터 Ta1의 소스는 80오움의 소스 저항과, 본 발명에 따른 제어 가능한 증폭기 회로를 통해 그라운드에 접속되어 있다. 80%의 변조 깊이로 테스트 신호를 가진 110MHz 진폭 변조된 바람직하지 않는 캐리어와 함께 100MHz의 비변조된 바람직한 캐리어는 이들 증폭기 회로의 무선 주파수 신호 입력 IRF에 공급된다. 상기 증폭기 회로내의 비선형성의 결과로 교차 변조가 발생되고, 테스트 신호와 함께 상기 증폭기 회로의 출력 ORF에서 100MHz의 요구된 캐리어로 진폭 변조가 나타난다. 상기는 무선 주파수 이력 IRF에서 100MHz의 바람직하지 않은 변조 캐리어 진폭에서 측정되며 상기 테스트 신호는 0.8％의 변조 깊이, 즉 제일먼저 전술된 변조 깊이의 1%를 가지고 출력 ORF에서 100MHz의 요구된 캐리어로 진폭 변조가 나타난다. 상기 크로스 변조는 상승하며 또한 1% 크로스 변조로서 불린다. 마지막에 전술된 진폭이 또한 증가하는 선형성을 가지고 또한 증가한다.
상기는 소스 저항없이 공지된 제어가능한 증폭기 회로가 거의 전체 이득 제어 범위에서 테스트 신호중 비교적 작은 진폭에서 1% 교차 변조를 발생하는 것은 곡선(4)로부터 표시된다. 증가하는 이득 감소와 함께 교차 변조의 감소, 또는 주어진 이득 선형화는 소스 저항의 도움으로 얻어지는 것은 곡선(5)로부터 나타나 있다. 그러므로, 곡선 6은 본 발명에 따른 제어가능한 증폭기 회로가 5볼트이 비교적 낮은 전원 공급 전압을 사용함에도 불구하고, 소스 네가티브 피드백을 사용하는 공지된 제어가능한 증폭기와 비교하여 충분한 개선점이 양산되는 것을 도시한다.

Claims (7)

  1. 전원 공급 전압과 그라운드 사이에서 캐스코드 배열로 이득 제어 신호를 공급하기 위한 제어 입력을 가지는 제어 트랜지스터와 게이트 입력에 공급된 입력 신호의 제어가능한 증폭을 위한 전계효과 증폭기 트랜지스터를 연속적으로 구비 하며, 상기 제어 트랜지스터는 이득 제어 신호중 제어 범위부 에서 적어도 이득 제어 신호에 의존하여 저항 범위내의 전계 효과 증폭기 트랜지스터의 작동점을 변화시키는 제어가능한 증폭기 회로에 있어서, 상기 제어 입력은 제어가능한 바이어스 회로를 통해 제어가능한 바이어스 전압을 공급하기 위한 전계효과 증폭기 트랜지스터의 게이트 입력에 연결되며, 상기 전압은 주로 제어 범위 부분에서 이득 제어 신호와 함께 반대 방향으로 변화하는 것을 특징으로 하는 제어가능한 증폭기 회로.
  2. 제1항에 있어서, 상기 제어가능한 바이어스 회로는 주로 제어 범위부에서 이득 제어 신호 변화에 대해 동작하는 이득 제어 신호의 위상을 인버팅하기 위한 임계 위상 인버터 단을 구비하며, 상기 부분은 전계효과 증폭기 트랜지스터가 포화 범위와 저항 범위간의 변위 범위에서 작동점을 갖는 곳에서 임계값에 의해 제한되는 것을 특징으로 하는 제어가능한 증폭기 회로.
  3. 제2항에 있어서, 상기 위상 인버터단은 그라운드와 전원 공급 전압 사이에서 캐스코드 배열로 다른 전계효과 트랜지스터 및 제어 가능한 저항을 연속해서 포함하며, 다른 전계효과 트랜지스터의 게이트-드레인 정션은 그 사이에서 전류 미러를 형성하기 위해 전계효과 증폭기 트랜지스터의 최대 이득에서 전계효과 증폭기 트랜지스터의 게이트-소스 정션에 병렬로 되어 있으며, 상기 위상 인버터 단은 또한 상기 임계값을 얻는 수단을 구비하는 것을 특징으로 하는 제어가능한 증폭기 회로.
  4. 제3항에 있어서, 상기 다른 전계효과 트랜지스터와 제어가능한 바이어스 회로의 제어가능한 저항은 제1 및 제2게이트, 소스 및 드레인을 가지는 전계효과 트랜지스터 바이어스 4극관중에서 각각의 제1 및 제2트랜지스터에 의해 구동되며, 상기 이득 제어 신호는 제2게이트에 공급되고, 상기 소소는 그라운에 접속되며, 상기 제1게이트는 드레인과 단락 회로로 되며 상기 드레인은 부하 저항을 통해서는 전원 공급 전압과 직렬 저항을 통해서는 전계 효과 증폭기 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 제어가능한 증폭기 회로.
  5. 제4항에 있어서, 상기 제2트랜지스터 게이트의 폭과 길이간의 비는 전계효과 트랜지스터 바이어스 4극관의 제1트랜지스터의 비보다 적은 것을 특징으로 하는 제어가능한 증폭기 회로.
  6. 제4항에 있어서, 상기 전계효과 증폭기 트랜지스터와 제어 트랜지스터는 공통 기판상에서 집적된 전계효과 트랜지스터 바이어스 4극관과 함께, 전계효과 트랜지스터 증폭기 4극관중에서 각각 제1 및 제2트랜지스터에 의해 구성되는 것을 특징으로 하는 제어 가능한 증폭기 회로.
  7. 제2항에 있어서, 상기 위상 인버터 단은 이득 제어 신호가 임계값을 조절하기 위해 전압 분할기를 통해 공급된 입력 전극을 가지는 트랜지스터를 구비하며, 기준 전극은 그라운드에 접속되고 출력 전극은 부하 저항을 통해 전원 공급 전압에 접속되고 전계효과 증폭기 트랜지스터의 게이트에 결합된 것을 특징으로 하는 제어가능한 증폭기 회로.
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