JPH05175761A - 可制御増幅回路 - Google Patents
可制御増幅回路Info
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- JPH05175761A JPH05175761A JP4128884A JP12888492A JPH05175761A JP H05175761 A JPH05175761 A JP H05175761A JP 4128884 A JP4128884 A JP 4128884A JP 12888492 A JP12888492 A JP 12888492A JP H05175761 A JPH05175761 A JP H05175761A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/04—Modifications of control circuit to reduce distortion caused by control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
Landscapes
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 直線性に対する制限を持たないか、または公
知の可制御増幅回路の制限よりもかなり少ない制限を有
し、直線的なゲインが得られる制御範囲がかなり低い給
電電圧で得られる可制御増幅回路を提供する。 【構成】 制御入力端子Ga2 を有する制御トランジスタ
Ta2 と、入力信号を可制御増幅するための電界効果増幅
トランジスタTa1 とを、給電電圧とグランドとの間に順
次カスコード配列して具え、制御トランジスタTa2 によ
り電界効果増幅トランジスタTa1 の動作点を、オーミッ
ク範囲においてゲイン制御信号の制御範囲の少なくとも
一部分でゲイン制御信号に依存して変えるようにした可
制御増幅回路において、制御入力端子Ga2 を、主として
制御範囲の上記の部分においてゲイン制御信号に応じて
反対方向に変化する可制御バイアス電圧を印加する可制
御バイアス回路Tbを経て、電界効果増幅トランジスタの
ゲート入力端子Ga1 にも結合する。
知の可制御増幅回路の制限よりもかなり少ない制限を有
し、直線的なゲインが得られる制御範囲がかなり低い給
電電圧で得られる可制御増幅回路を提供する。 【構成】 制御入力端子Ga2 を有する制御トランジスタ
Ta2 と、入力信号を可制御増幅するための電界効果増幅
トランジスタTa1 とを、給電電圧とグランドとの間に順
次カスコード配列して具え、制御トランジスタTa2 によ
り電界効果増幅トランジスタTa1 の動作点を、オーミッ
ク範囲においてゲイン制御信号の制御範囲の少なくとも
一部分でゲイン制御信号に依存して変えるようにした可
制御増幅回路において、制御入力端子Ga2 を、主として
制御範囲の上記の部分においてゲイン制御信号に応じて
反対方向に変化する可制御バイアス電圧を印加する可制
御バイアス回路Tbを経て、電界効果増幅トランジスタの
ゲート入力端子Ga1 にも結合する。
Description
【０００１】
【産業上の利用分野】この発明は、ゲイン制御信号を印
加する制御入力端子を有する制御トランジスタと、ゲー
ト入力端子に印加される入力信号を可制御増幅するため
の電界効果増幅トランジスタとを、給電電圧とグランド
との間に順次カスコード配列して具え、前記制御トラン
ジスタにより前記電界効果増幅トランジスタの動作点
を、オーミック範囲においてゲイン制御信号の制御範囲
の少なくとも一部分でゲイン制御信号に依存して変える
ようにした可制御増幅回路に関するものである。
加する制御入力端子を有する制御トランジスタと、ゲー
ト入力端子に印加される入力信号を可制御増幅するため
の電界効果増幅トランジスタとを、給電電圧とグランド
との間に順次カスコード配列して具え、前記制御トラン
ジスタにより前記電界効果増幅トランジスタの動作点
を、オーミック範囲においてゲイン制御信号の制御範囲
の少なくとも一部分でゲイン制御信号に依存して変える
ようにした可制御増幅回路に関するものである。
【０００２】
【従来の技術】この種の可制御増幅回路は、特に特開昭
６４−３０３１１号公報において公知である。公知の可
制御増幅回路において、電界効果増幅トランジスタ（Ｆ
ＥＴ）および制御トランジスタのカスコード配列は、２
入力の４端子ＦＥＴ（以下４端子増幅器とも称する）の
それぞれ第１および第２の電界効果トランジスタにより
実現されている。第１のＦＥＴは、そのゲート入力端子
（以下第１のゲートと称する）に印加される高周波入力
信号を増幅する。この第１のＦＥＴのゲイン係数は、そ
の動作点に依存する。この動作点は、主としてドレイン
−ソース電圧によって制御される。この目的のために、
制御トランジスタとして作用する第２のＦＥＴは、第２
のゲート、すなわち第２のＦＥＴのゲート入力端子に印
加されるゲイン制御信号に依存して第１のＦＥＴのドレ
イン電圧を変える。第１のＦＥＴのゲインは、初期状態
すなわちゲイン制御を行っていない状態において最大に
なる。この状態では、第１のＦＥＴの動作点は、飽和範
囲での最大ドレイン−ソース電圧で決まる。このような
状態は、ゲイン制御信号が初期の最大値にあるときであ
る。第２のＦＥＴのソース電圧はそのゲート電圧にほぼ
追従し、かつ第１のＦＥＴのドレイン電圧に等しいの
で、ゲイン制御信号が減少すると、初期においては、ド
レイン−ソース電圧、したがって第１のＦＥＴのゲイン
が少なくとも減少する。この第１のＦＥＴの出力特性、
すなわちＩD −ＶDS特性では、このようなゲイン制御信
号の減少は、飽和範囲を通りオーミック範囲に向かって
その動作点がシフトする。
６４−３０３１１号公報において公知である。公知の可
制御増幅回路において、電界効果増幅トランジスタ（Ｆ
ＥＴ）および制御トランジスタのカスコード配列は、２
入力の４端子ＦＥＴ（以下４端子増幅器とも称する）の
それぞれ第１および第２の電界効果トランジスタにより
実現されている。第１のＦＥＴは、そのゲート入力端子
（以下第１のゲートと称する）に印加される高周波入力
信号を増幅する。この第１のＦＥＴのゲイン係数は、そ
の動作点に依存する。この動作点は、主としてドレイン
−ソース電圧によって制御される。この目的のために、
制御トランジスタとして作用する第２のＦＥＴは、第２
のゲート、すなわち第２のＦＥＴのゲート入力端子に印
加されるゲイン制御信号に依存して第１のＦＥＴのドレ
イン電圧を変える。第１のＦＥＴのゲインは、初期状態
すなわちゲイン制御を行っていない状態において最大に
なる。この状態では、第１のＦＥＴの動作点は、飽和範
囲での最大ドレイン−ソース電圧で決まる。このような
状態は、ゲイン制御信号が初期の最大値にあるときであ
る。第２のＦＥＴのソース電圧はそのゲート電圧にほぼ
追従し、かつ第１のＦＥＴのドレイン電圧に等しいの
で、ゲイン制御信号が減少すると、初期においては、ド
レイン−ソース電圧、したがって第１のＦＥＴのゲイン
が少なくとも減少する。この第１のＦＥＴの出力特性、
すなわちＩD −ＶDS特性では、このようなゲイン制御信
号の減少は、飽和範囲を通りオーミック範囲に向かって
その動作点がシフトする。
【０００３】ゲイン制御信号の減少が継続すると、動作
点は所定の値（以下閾値と称する）を通って制御範囲の
上記の少なくとも一部分に達する。この閾値では、第１
のＦＥＴはその飽和状態から外れ、その時に第１のＦＥ
Ｔは飽和範囲とオーミック範囲との間の遷移範囲（以下
屈曲範囲とも称する）にその動作点を持つ。このオーミ
ック範囲内で、ゲイン制御信号が減少すると、飽和範囲
内でゲイン制御信号が減少する場合よりも、はるかに急
激にＦＥＴ４端子素子のドレイン電流ＩD は減少するこ
とになる。その結果、第１のＦＥＴのゲインは、ゲイン
制御信号の振幅の減少に応じてその閾値から急激に減少
する。ゲート−ソース電圧したがって非直線性は変わら
ないので、この第１のＦＥＴでのそれらの非直線性によ
って生じる歪みおよび混変調は、出力信号振幅に対して
かなり大きなものとなる。
点は所定の値（以下閾値と称する）を通って制御範囲の
上記の少なくとも一部分に達する。この閾値では、第１
のＦＥＴはその飽和状態から外れ、その時に第１のＦＥ
Ｔは飽和範囲とオーミック範囲との間の遷移範囲（以下
屈曲範囲とも称する）にその動作点を持つ。このオーミ
ック範囲内で、ゲイン制御信号が減少すると、飽和範囲
内でゲイン制御信号が減少する場合よりも、はるかに急
激にＦＥＴ４端子素子のドレイン電流ＩD は減少するこ
とになる。その結果、第１のＦＥＴのゲインは、ゲイン
制御信号の振幅の減少に応じてその閾値から急激に減少
する。ゲート−ソース電圧したがって非直線性は変わら
ないので、この第１のＦＥＴでのそれらの非直線性によ
って生じる歪みおよび混変調は、出力信号振幅に対して
かなり大きなものとなる。
【０００４】これらの非直線性を低下させるため、公知
の可制御増幅回路においては、第１のＦＥＴのソースを
ソース抵抗を経てグランドに接続している。このソース
抵抗間の電圧はＦＥＴ４端子素子のドレイン電流ＩD に
応じて変化するので、ゲイン減少の場合にゲート−ソー
ス電圧を増加させる直流負帰還が得られる。そのとき、
ある程度の直線性が得られる。
の可制御増幅回路においては、第１のＦＥＴのソースを
ソース抵抗を経てグランドに接続している。このソース
抵抗間の電圧はＦＥＴ４端子素子のドレイン電流ＩD に
応じて変化するので、ゲイン減少の場合にゲート−ソー
ス電圧を増加させる直流負帰還が得られる。そのとき、
ある程度の直線性が得られる。
【０００５】
【発明が解決しようとする課題】その直線性の程度は、
ソース抵抗の値に応じて増加する。しかし、必要とされ
る給電電圧もソース抵抗に応じて増加する。実際には、
給電電圧の値は制限され、特に電源として電池を用いる
場合には、必要とされる給電電圧は、可能な限り低くし
なければならない。このことは、公知の可制御増幅回路
の直線性に制限を課すことになる。
ソース抵抗の値に応じて増加する。しかし、必要とされ
る給電電圧もソース抵抗に応じて増加する。実際には、
給電電圧の値は制限され、特に電源として電池を用いる
場合には、必要とされる給電電圧は、可能な限り低くし
なければならない。このことは、公知の可制御増幅回路
の直線性に制限を課すことになる。
【０００６】この発明の目的は、直線性に対する制限を
持たないか、または公知の可制御増幅回路の制限よりも
かなり少ない制限を有し、かつ直線的なゲインが得られ
る制御範囲が、公知の可制御増幅回路における給電電圧
よりもかなり低い給電電圧で少なくとも公知の制御範囲
に等しい前文に記述したタイプの可制御増幅回路を提供
するにある。
持たないか、または公知の可制御増幅回路の制限よりも
かなり少ない制限を有し、かつ直線的なゲインが得られ
る制御範囲が、公知の可制御増幅回路における給電電圧
よりもかなり低い給電電圧で少なくとも公知の制御範囲
に等しい前文に記述したタイプの可制御増幅回路を提供
するにある。
【０００７】
【課題を解決するための手段】したがって、この発明に
よる可制御増幅回路は、制御入力端子を、主として制御
範囲の上記の部分においてゲイン制御信号に応じて反対
方向に変化する可制御バイアス電圧を印加する可制御バ
イアス回路を経て、前記電界効果増幅トランジスタのゲ
ート入力端子にも結合したことを特徴とするものであ
る。
よる可制御増幅回路は、制御入力端子を、主として制御
範囲の上記の部分においてゲイン制御信号に応じて反対
方向に変化する可制御バイアス電圧を印加する可制御バ
イアス回路を経て、前記電界効果増幅トランジスタのゲ
ート入力端子にも結合したことを特徴とするものであ
る。
【０００８】その発明は、第２のＦＥＴのゲートに与え
られるゲイン制御信号を減少させると、第１のＦＥＴの
ゲートへの直流バイアス電圧が増加しても、第１のＦＥ
Ｔの動作点が飽和範囲外となるようにゲインの低下が生
じるという認識に基づいている。
られるゲイン制御信号を減少させると、第１のＦＥＴの
ゲートへの直流バイアス電圧が増加しても、第１のＦＥ
Ｔの動作点が飽和範囲外となるようにゲインの低下が生
じるという認識に基づいている。
【０００９】この発明では、このような認識に基づい
て、第１のＦＥＴのゲート−ソース電圧を増加させ、ド
レイン電圧を減少させ、ソース電圧を一定として第１の
ＦＥＴの動作点を飽和範囲外とすることによって、制御
範囲のこの部分における非直線性の発生を防止するよう
にした。このように構成すると、直流電圧に関して第１
のＦＥＴのソースをグランドに直接接続することができ
る。公知の可制御増幅回路と対比して、ソース抵抗を用
いず、ソースおよびグランド間に電圧降下がないので、
給電電圧はかなり低くてもよい。
て、第１のＦＥＴのゲート−ソース電圧を増加させ、ド
レイン電圧を減少させ、ソース電圧を一定として第１の
ＦＥＴの動作点を飽和範囲外とすることによって、制御
範囲のこの部分における非直線性の発生を防止するよう
にした。このように構成すると、直流電圧に関して第１
のＦＥＴのソースをグランドに直接接続することができ
る。公知の可制御増幅回路と対比して、ソース抵抗を用
いず、ソースおよびグランド間に電圧降下がないので、
給電電圧はかなり低くてもよい。
【００１０】可制御バイアス回路を適切に設計すること
によって、ゲイン制御信号が変化すると第１のＦＥＴの
ゲートにおける可制御バイアス電圧の変化を、全体の制
御範囲内で第１のＦＥＴでの歪みが、所定の許容値を越
えないようにすることができる。
によって、ゲイン制御信号が変化すると第１のＦＥＴの
ゲートにおける可制御バイアス電圧の変化を、全体の制
御範囲内で第１のＦＥＴでの歪みが、所定の許容値を越
えないようにすることができる。
【００１１】例えば、第１のＦＥＴの動作点を飽和範囲
とする可制御バイアス電圧が、ゲイン制御信号の減少に
応じて増加しないか、またはほとんど増加せず、動作点
を飽和範囲外とするゲイン制御信号に応じて相当大きく
増加するようにゲイン制御信号の減少によるゲインの減
衰量を増加させる場合には、可制御バイアス回路のゲイ
ンを増加することができる。
とする可制御バイアス電圧が、ゲイン制御信号の減少に
応じて増加しないか、またはほとんど増加せず、動作点
を飽和範囲外とするゲイン制御信号に応じて相当大きく
増加するようにゲイン制御信号の減少によるゲインの減
衰量を増加させる場合には、可制御バイアス回路のゲイ
ンを増加することができる。
【００１２】この発明による可制御増幅回路の好適な実
施例では、可制御バイアス回路は、ゲイン制御信号が上
記の制御範囲の部分において変化するのに応じて主とし
て動作してゲイン制御信号の位相を反転する閾値位相反
転段を具え、上記制御範囲部分を、電界効果増幅トラン
ジスタがその動作点を飽和範囲とオーミック範囲との間
の遷移範囲に持つ閾値によって制限する。
施例では、可制御バイアス回路は、ゲイン制御信号が上
記の制御範囲の部分において変化するのに応じて主とし
て動作してゲイン制御信号の位相を反転する閾値位相反
転段を具え、上記制御範囲部分を、電界効果増幅トラン
ジスタがその動作点を飽和範囲とオーミック範囲との間
の遷移範囲に持つ閾値によって制限する。
【００１３】このように構成すれば、可制御バイアス回
路の有効な作用範囲が、第１のＦＥＴがターンオフする
範囲に制限され、ゲイン制御信号が減少して第１のＦＥ
Ｔの動作点が飽和範囲内に入るようにゲインが不所望に
増加するのを防止する。
路の有効な作用範囲が、第１のＦＥＴがターンオフする
範囲に制限され、ゲイン制御信号が減少して第１のＦＥ
Ｔの動作点が飽和範囲内に入るようにゲインが不所望に
増加するのを防止する。
【００１４】このような可制御増幅回路のさらに好まし
い実施例では、位相反転段は、グランドと給電電圧との
間に、順次にカスコード配列した他の電界効果トランジ
スタおよび可制御抵抗を具え、前記他の電界効果トラン
ジスタのゲート−ソース接合を、電流ミラーを形成する
電界効果増幅トランジスタの最大ゲインにおいて該電界
効果トランジスタのゲート−ソース接合に並列にすると
ともに、さらに上記位相反転段には上記の閾値を実現す
るための手段を設ける。
い実施例では、位相反転段は、グランドと給電電圧との
間に、順次にカスコード配列した他の電界効果トランジ
スタおよび可制御抵抗を具え、前記他の電界効果トラン
ジスタのゲート−ソース接合を、電流ミラーを形成する
電界効果増幅トランジスタの最大ゲインにおいて該電界
効果トランジスタのゲート−ソース接合に並列にすると
ともに、さらに上記位相反転段には上記の閾値を実現す
るための手段を設ける。
【００１５】このように構成すれば、非制御状態におけ
る可制御増幅回路の定常電流の簡単な調整、したがって
ゲイン制御範囲の簡単な調整が可能になる。
る可制御増幅回路の定常電流の簡単な調整、したがって
ゲイン制御範囲の簡単な調整が可能になる。
【００１６】可制御バイアス回路の簡単な実施例におい
ては、可制御バイアス回路の上記の他の電界効果トラン
ジスタおよび可制御抵抗を、第１および第２のゲート、
ソースおよびドレインを有する電界効果トランジスタバ
イアス４端子素子のそれぞれ第１および第２のトランジ
スタで構成し、ゲイン制御信号を上記の第２のゲートに
印加し、上記ソースをグランドに接続し、上記第１のゲ
ートを上記のドレインに短絡させ、上記のドレインを負
荷抵抗を経て給電電圧に接続すると共に、直列抵抗を経
て電界効果増幅トランジスタのゲートに接続する。
ては、可制御バイアス回路の上記の他の電界効果トラン
ジスタおよび可制御抵抗を、第１および第２のゲート、
ソースおよびドレインを有する電界効果トランジスタバ
イアス４端子素子のそれぞれ第１および第２のトランジ
スタで構成し、ゲイン制御信号を上記の第２のゲートに
印加し、上記ソースをグランドに接続し、上記第１のゲ
ートを上記のドレインに短絡させ、上記のドレインを負
荷抵抗を経て給電電圧に接続すると共に、直列抵抗を経
て電界効果増幅トランジスタのゲートに接続する。
【００１７】可制御バイアス回路を入力信号に対する負
荷としてノイズおよび信号損失を低下させるようにした
この発明による可制御増幅回路の他の好適な実施例で
は、可制御バイアス回路の出力インピーダンスを、例え
ばバイアス回路と電界効果増幅トランジスタのゲート入
力端子との間に直列抵抗を組み入れることによって高オ
ーム出力インピーダンスとする。
荷としてノイズおよび信号損失を低下させるようにした
この発明による可制御増幅回路の他の好適な実施例で
は、可制御バイアス回路の出力インピーダンスを、例え
ばバイアス回路と電界効果増幅トランジスタのゲート入
力端子との間に直列抵抗を組み入れることによって高オ
ーム出力インピーダンスとする。
【００１８】この実施例では、ゲイン制御を効率的に行
うため、閾値電圧を、上記電界効果トランジスタバイア
ス４端子素子の第２のトランジスタのゲートの幅と長さ
との比を、第１のトランジスタのそれよりも小さく選
ぶ。
うため、閾値電圧を、上記電界効果トランジスタバイア
ス４端子素子の第２のトランジスタのゲートの幅と長さ
との比を、第１のトランジスタのそれよりも小さく選
ぶ。
【００１９】この発明の更に他の実施例においては、可
制御バイアス回路のトランジスタと上記の第１および第
２の電界効果トランジスタとの間のトランジスタパラメ
ータのバラツキを補償するために、電界効果増幅トラン
ジスタおよび制御トランジスタを、上記の電界効果トラ
ンジスタバイアス４端子素子とともに共通の基板に集積
した４端子電界効果増幅器のそれぞれ第１および第２の
トランジスタで構成する。
制御バイアス回路のトランジスタと上記の第１および第
２の電界効果トランジスタとの間のトランジスタパラメ
ータのバラツキを補償するために、電界効果増幅トラン
ジスタおよび制御トランジスタを、上記の電界効果トラ
ンジスタバイアス４端子素子とともに共通の基板に集積
した４端子電界効果増幅器のそれぞれ第１および第２の
トランジスタで構成する。
【００２０】更に他の好適な実施例では、位相反転段
に、ゲイン制御信号が上記の閾値に調整する分圧器を経
て印加される入力電極と、グランドに接続された参照電
極と、負荷抵抗を経て給電電圧に接続されると共に、電
界効果増幅トランジスタのゲートに結合される出力電極
とを有するトランジスタを設ける。
に、ゲイン制御信号が上記の閾値に調整する分圧器を経
て印加される入力電極と、グランドに接続された参照電
極と、負荷抵抗を経て給電電圧に接続されると共に、電
界効果増幅トランジスタのゲートに結合される出力電極
とを有するトランジスタを設ける。
【００２１】以下、この発明を図面を参照してさらに詳
細に説明する。図面において、同一の作用を成す素子に
は同一の参照符号を付してある。
細に説明する。図面において、同一の作用を成す素子に
は同一の参照符号を付してある。
【００２２】
【実施例】図１は、この発明による可制御増幅回路の一
例を示すもので、高周波（ＲＦ）入力信号を受ける高周
波信号入力端子ＩRFと、ゲインが制御された高周波出力
信号を供給する高周波信号出力端子ＯRFと、ゲイン制御
信号を受ける制御入力端子ＩC とを有する。可制御増幅
回路は、２入力４端子電界効果トランジスタ（ＦＥＴ）
Ｔａ（以下４端子増幅器とも称する）および給電電圧と
グランドとの間にカスコードに配列された第１および第
２のＦＥＴＴａ１およびＴａ２を具える。第１および第
２のＦＥＴＴａ１およびＴａ２のゲートＧａ１およびＧ
ａ２は、４端子増幅器Ｔａのそれぞれ第１および第２の
ゲート入力端子を構成し、同時に第１のＦＥＴＴａ１の
ソースＳａおよび第２のＦＥＴＴａ２のドレインは、４
端子増幅器Ｔａのそれぞれソースおよびドレインを構成
する。第１のＦＥＴＴａ１は、増幅トランジスタとして
作用し、第２のＦＥＴＴａ２は、主として制御トランジ
スタとして作用する。高周波入力信号は、高周波（Ｒ
Ｆ）信号入力端子ＩRFを経て第１のＦＥＴＴａ１のゲー
トＧａ１に印加する。この第１のＦＥＴＴａ１のソース
Ｓａはグランドに接続し、同時にＴａ１のドレインは第
２のＦＥＴＴａ２のソースも構成する。ゲイン制御信号
は、制御入力端子ＩC を経て第２のＦＥＴＴａ２のゲー
トＧａ２に印加する。第２のＦＥＴＴａ２のドレインＤ
ａは、高周波漏れインダクタンスＬを経て給電電圧に接
続すると共に、カップリングコンデンサＣ１を経て高周
波信号出力端子ＯRFに接続する。
例を示すもので、高周波（ＲＦ）入力信号を受ける高周
波信号入力端子ＩRFと、ゲインが制御された高周波出力
信号を供給する高周波信号出力端子ＯRFと、ゲイン制御
信号を受ける制御入力端子ＩC とを有する。可制御増幅
回路は、２入力４端子電界効果トランジスタ（ＦＥＴ）
Ｔａ（以下４端子増幅器とも称する）および給電電圧と
グランドとの間にカスコードに配列された第１および第
２のＦＥＴＴａ１およびＴａ２を具える。第１および第
２のＦＥＴＴａ１およびＴａ２のゲートＧａ１およびＧ
ａ２は、４端子増幅器Ｔａのそれぞれ第１および第２の
ゲート入力端子を構成し、同時に第１のＦＥＴＴａ１の
ソースＳａおよび第２のＦＥＴＴａ２のドレインは、４
端子増幅器Ｔａのそれぞれソースおよびドレインを構成
する。第１のＦＥＴＴａ１は、増幅トランジスタとして
作用し、第２のＦＥＴＴａ２は、主として制御トランジ
スタとして作用する。高周波入力信号は、高周波（Ｒ
Ｆ）信号入力端子ＩRFを経て第１のＦＥＴＴａ１のゲー
トＧａ１に印加する。この第１のＦＥＴＴａ１のソース
Ｓａはグランドに接続し、同時にＴａ１のドレインは第
２のＦＥＴＴａ２のソースも構成する。ゲイン制御信号
は、制御入力端子ＩC を経て第２のＦＥＴＴａ２のゲー
トＧａ２に印加する。第２のＦＥＴＴａ２のドレインＤ
ａは、高周波漏れインダクタンスＬを経て給電電圧に接
続すると共に、カップリングコンデンサＣ１を経て高周
波信号出力端子ＯRFに接続する。
【００２３】制御入力端子ＩC は、２入力４端子ＦＥＴ
Ｔｂ（以下４端子増幅器Ｔａと同様に、第１のＦＥＴＴ
ｂ１および第２のＦＥＴＴｂ２のカスコード配列を具え
るバイアス４端子素子Ｔｂとも称する）によって構成さ
れる可制御バイアス回路にも接続する。第１および第２
のＦＥＴＴｂ１およびＴｂ２のゲートは、バイアス４端
子素子Ｔｂのそれぞれ第１および第２のゲートを構成
し、同時に第１のＦＥＴＴｂ１のソースＳｂおよび第２
のＦＥＴＴｂ２のドレインは、バイアス４端子素子Ｔｂ
のそれぞれソースおよびドレインを構成する。バイアス
４端子素子Ｔｂの第１のゲートＧｂ１は、第２のＦＥＴ
Ｔｂ２のドレインＤｂと短絡させる。第１のＦＥＴＴｂ
１のソースＳｂはグランドに接続し、同時に第２のＦＥ
ＴＴｂ２のドレインＤｂは、抵抗Ｒ３を経て給電電圧に
接続する。この実施例では、抵抗Ｒ３を高周波漏れイン
ダクタンスＬに対してＴａ２のドレインＤａに共通に結
合する。高周波漏れインダクタンスＬは、主として高周
波に対してバイアス４端子素子Ｔｂを４端子増幅器Ｔａ
から分離するのに使用されるので、抵抗Ｒ３を給電電圧
に直接接続することもできる。バイアス４端子素子Ｔｂ
のドレインＤｂは、直列抵抗Ｒ４を経て第１のＦＥＴＴ
ａ１のゲートＧａ１に結合する。このドレインＤｂはま
た、短絡用コンデンサＣ２を経てグランドに高周波的に
短絡する。制御入力端子ＩC は、分圧器Ｒ１，Ｒ２を経
てバイアス４端子素子Ｔｂの第２のゲートＧｂ２に接続
する。
Ｔｂ（以下４端子増幅器Ｔａと同様に、第１のＦＥＴＴ
ｂ１および第２のＦＥＴＴｂ２のカスコード配列を具え
るバイアス４端子素子Ｔｂとも称する）によって構成さ
れる可制御バイアス回路にも接続する。第１および第２
のＦＥＴＴｂ１およびＴｂ２のゲートは、バイアス４端
子素子Ｔｂのそれぞれ第１および第２のゲートを構成
し、同時に第１のＦＥＴＴｂ１のソースＳｂおよび第２
のＦＥＴＴｂ２のドレインは、バイアス４端子素子Ｔｂ
のそれぞれソースおよびドレインを構成する。バイアス
４端子素子Ｔｂの第１のゲートＧｂ１は、第２のＦＥＴ
Ｔｂ２のドレインＤｂと短絡させる。第１のＦＥＴＴｂ
１のソースＳｂはグランドに接続し、同時に第２のＦＥ
ＴＴｂ２のドレインＤｂは、抵抗Ｒ３を経て給電電圧に
接続する。この実施例では、抵抗Ｒ３を高周波漏れイン
ダクタンスＬに対してＴａ２のドレインＤａに共通に結
合する。高周波漏れインダクタンスＬは、主として高周
波に対してバイアス４端子素子Ｔｂを４端子増幅器Ｔａ
から分離するのに使用されるので、抵抗Ｒ３を給電電圧
に直接接続することもできる。バイアス４端子素子Ｔｂ
のドレインＤｂは、直列抵抗Ｒ４を経て第１のＦＥＴＴ
ａ１のゲートＧａ１に結合する。このドレインＤｂはま
た、短絡用コンデンサＣ２を経てグランドに高周波的に
短絡する。制御入力端子ＩC は、分圧器Ｒ１，Ｒ２を経
てバイアス４端子素子Ｔｂの第２のゲートＧｂ２に接続
する。
【００２４】以下、図５に示すグラフを参照して、図１
に示した可制御増幅回路の作用を説明する。図５におい
て、曲線１，２および３は、ドレイン−ソース電圧Ｖ
D1S 、すなわち第１のＦＥＴＴａ１のドレイン電圧ＶD1
とソース電圧ＶS との間の電圧と、増幅トランジスタＴ
ａ１のドレイン電流ＩD との関係を４端子増幅器Ｔａの
ゲート−ソース電圧ＶG1S をパラメータとして示すもの
である。ここで、曲線１は、ゲート−ソース電圧ＶG1S
が１．５ボルトのときのＴａ１のドレイン−ソース電圧
ＶD1S を関数とするドレイン電流ＩD の変化を示し、曲
線２は１ボルトのゲート−ソース電圧ＶG1S での同様の
変化を示し、曲線３は０．５ボルトのゲート−ソース電
圧ＶG1S での同様の変化を示すものとする。曲線１〜３
の各々は、ドレイン−ソース電圧ＶD1S が０から増加す
るのに従って、オーミック範囲Ｏ１，Ｏ２，Ｏ３、遷移
範囲Ｔ１，Ｔ２，Ｔ３および飽和範囲Ｓ１，Ｓ２，Ｓ３
のそれぞれ連続する３つの範囲に区別される。オーミッ
ク範囲では、第１のＦＥＴＴａ１のドレイン電流Ｉ
D は、ドレイン−ソース電圧ＶD1S に従ってほぼ直線的
に増加する。このオーミック範囲Ｏ１，Ｏ２，Ｏ３で
は、曲線１，２，３の傾きは、それぞれほぼ一定で、か
つ相対的に大きく、ゲート−ソース電圧ＶG1S の減少に
従って小さくなる。次の遷移範囲Ｔ１，Ｔ２，Ｔ３にお
いては、第１のＦＥＴＴａ１のドレイン−ソース電圧Ｖ
D1S が増加すると、曲線１，２，３の傾きは大きく減少
する。ここでは、ドレイン電流ＩD は、オーミック範囲
におけるよりもドレイン−ソース電圧ＶD1S に従って急
激には増加しない。ドレイン−ソース電圧ＶD1S が更に
増加すると、遷移範囲Ｔ１，Ｔ２，Ｔ３から飽和範囲Ｓ
１，Ｓ２，Ｓ３に移る。これらの飽和範囲Ｓ１，Ｓ２，
Ｓ３では、ドレイン電流ＩD は、ドレイン−ソース電圧
ＶD1S の増加に従ってごく僅かに増加する。したがっ
て、飽和範囲Ｓ１，Ｓ２，Ｓ３での曲線１，２，３の傾
きは、ほぼ一定で、かつ比較的低く、この飽和範囲での
ドレイン電流ＩD の値（以下定常電流とも称する）はゲ
ート−ソース電圧ＶG1S が低くなると小さくなる。
に示した可制御増幅回路の作用を説明する。図５におい
て、曲線１，２および３は、ドレイン−ソース電圧Ｖ
D1S 、すなわち第１のＦＥＴＴａ１のドレイン電圧ＶD1
とソース電圧ＶS との間の電圧と、増幅トランジスタＴ
ａ１のドレイン電流ＩD との関係を４端子増幅器Ｔａの
ゲート−ソース電圧ＶG1S をパラメータとして示すもの
である。ここで、曲線１は、ゲート−ソース電圧ＶG1S
が１．５ボルトのときのＴａ１のドレイン−ソース電圧
ＶD1S を関数とするドレイン電流ＩD の変化を示し、曲
線２は１ボルトのゲート−ソース電圧ＶG1S での同様の
変化を示し、曲線３は０．５ボルトのゲート−ソース電
圧ＶG1S での同様の変化を示すものとする。曲線１〜３
の各々は、ドレイン−ソース電圧ＶD1S が０から増加す
るのに従って、オーミック範囲Ｏ１，Ｏ２，Ｏ３、遷移
範囲Ｔ１，Ｔ２，Ｔ３および飽和範囲Ｓ１，Ｓ２，Ｓ３
のそれぞれ連続する３つの範囲に区別される。オーミッ
ク範囲では、第１のＦＥＴＴａ１のドレイン電流Ｉ
D は、ドレイン−ソース電圧ＶD1S に従ってほぼ直線的
に増加する。このオーミック範囲Ｏ１，Ｏ２，Ｏ３で
は、曲線１，２，３の傾きは、それぞれほぼ一定で、か
つ相対的に大きく、ゲート−ソース電圧ＶG1S の減少に
従って小さくなる。次の遷移範囲Ｔ１，Ｔ２，Ｔ３にお
いては、第１のＦＥＴＴａ１のドレイン−ソース電圧Ｖ
D1S が増加すると、曲線１，２，３の傾きは大きく減少
する。ここでは、ドレイン電流ＩD は、オーミック範囲
におけるよりもドレイン−ソース電圧ＶD1S に従って急
激には増加しない。ドレイン−ソース電圧ＶD1S が更に
増加すると、遷移範囲Ｔ１，Ｔ２，Ｔ３から飽和範囲Ｓ
１，Ｓ２，Ｓ３に移る。これらの飽和範囲Ｓ１，Ｓ２，
Ｓ３では、ドレイン電流ＩD は、ドレイン−ソース電圧
ＶD1S の増加に従ってごく僅かに増加する。したがっ
て、飽和範囲Ｓ１，Ｓ２，Ｓ３での曲線１，２，３の傾
きは、ほぼ一定で、かつ比較的低く、この飽和範囲での
ドレイン電流ＩD の値（以下定常電流とも称する）はゲ
ート−ソース電圧ＶG1S が低くなると小さくなる。
【００２５】非制御状態では、増幅トランジスタとして
作用する第１のＦＥＴＴａ１は、最大ゲインに調整され
る。すなわち、第１のＦＥＴＴａ１の動作点は、飽和範
囲に調整される。一例として、この非制御動作点（以下
定常または初期動作点とも称する）を図５の曲線２上に
点ＷＰで示す。この曲線２は、点ＷＰで負荷曲線ＬＣと
交差する。負荷曲線ＬＣは、第２のＦＥＴＴａ２を介し
てＴａ１のドレインに形成される負荷によって決定され
る。
作用する第１のＦＥＴＴａ１は、最大ゲインに調整され
る。すなわち、第１のＦＥＴＴａ１の動作点は、飽和範
囲に調整される。一例として、この非制御動作点（以下
定常または初期動作点とも称する）を図５の曲線２上に
点ＷＰで示す。この曲線２は、点ＷＰで負荷曲線ＬＣと
交差する。負荷曲線ＬＣは、第２のＦＥＴＴａ２を介し
てＴａ１のドレインに形成される負荷によって決定され
る。
【００２６】初期動作点は、制御トランジスタとして動
作する第２のＦＥＴＴａ２のゲートＧａ２に印加される
ゲイン制御信号を最大値、例えば４ボルトに調整するこ
とによって得られる。この第２のＦＥＴＴａ２は、ま
た、その動作点を飽和範囲内に有し、その動作点はゲイ
ン制御期間中は殆ど変化しない。第２のＦＥＴＴａ２の
ドレインは、５ボルトの給電電圧に結合し、同時に第１
のＦＥＴＴａ１のソースはグランドに接続する。ゲート
Ｇａ２に最大電圧を印加した状態では、Ｔａ２のソース
は、第１のＦＥＴＴａ１のドレイン−ソース電圧ＶD1S
およびＴａ１のドレイン電流ＩD が最大値となるよう
に、最大値（例えば、具体的には３ボルト）に調整され
る。
作する第２のＦＥＴＴａ２のゲートＧａ２に印加される
ゲイン制御信号を最大値、例えば４ボルトに調整するこ
とによって得られる。この第２のＦＥＴＴａ２は、ま
た、その動作点を飽和範囲内に有し、その動作点はゲイ
ン制御期間中は殆ど変化しない。第２のＦＥＴＴａ２の
ドレインは、５ボルトの給電電圧に結合し、同時に第１
のＦＥＴＴａ１のソースはグランドに接続する。ゲート
Ｇａ２に最大電圧を印加した状態では、Ｔａ２のソース
は、第１のＦＥＴＴａ１のドレイン−ソース電圧ＶD1S
およびＴａ１のドレイン電流ＩD が最大値となるよう
に、最大値（例えば、具体的には３ボルト）に調整され
る。
【００２７】制御入力端子ＩC に印加されるゲイン制御
信号は、バイアス４端子素子Ｔｂの第２のゲート、すな
わちバイアス４端子素子Ｔｂの第２のＦＥＴＴｂ２の第
２のゲートＧｂ２にも分圧器Ｒ１，Ｒ２を経て印加され
る。上記の定常状態では、ゲート電圧は、この第２のゲ
ートＧｂ２で得られ、その電圧は十分高いので、第２の
ＦＥＴＴｂ２のドレイン−ソース間は非常に低いオーミ
ック値となり、短絡状態にあるとみなすことができる。
上述したように、バイアス４端子素子Ｔｂの第１のゲー
トＧｂ１は、このバイアス４端子素子ＴｂのドレインＤ
ｂと短絡され、第１のＦＥＴＴｂ１のソースはグランド
に接続されている。何らの電流も４端子増幅器Ｔａの第
１のゲートＧａ１に供給されないと、直列抵抗Ｒ４に電
圧は生ぜず、第１のゲートＧａ１の電圧は、バイアス４
端子素子Ｔｂの第１のゲートＧｂ１の電圧と等しくな
る。したがって、バイアス４端子素子Ｔｂの第１のＦＥ
ＴＴｂ１は、４端子増幅器Ｔａの第１のＦＥＴＴａ１と
ともに、この非制御状態では電流ミラーとして作用す
る。増幅トランジスタＴａ１のドレイン電流ＩD は、抵
抗Ｒ３の値を適切に選ぶことによって初期の定常値に簡
単に調整できる。
信号は、バイアス４端子素子Ｔｂの第２のゲート、すな
わちバイアス４端子素子Ｔｂの第２のＦＥＴＴｂ２の第
２のゲートＧｂ２にも分圧器Ｒ１，Ｒ２を経て印加され
る。上記の定常状態では、ゲート電圧は、この第２のゲ
ートＧｂ２で得られ、その電圧は十分高いので、第２の
ＦＥＴＴｂ２のドレイン−ソース間は非常に低いオーミ
ック値となり、短絡状態にあるとみなすことができる。
上述したように、バイアス４端子素子Ｔｂの第１のゲー
トＧｂ１は、このバイアス４端子素子ＴｂのドレインＤ
ｂと短絡され、第１のＦＥＴＴｂ１のソースはグランド
に接続されている。何らの電流も４端子増幅器Ｔａの第
１のゲートＧａ１に供給されないと、直列抵抗Ｒ４に電
圧は生ぜず、第１のゲートＧａ１の電圧は、バイアス４
端子素子Ｔｂの第１のゲートＧｂ１の電圧と等しくな
る。したがって、バイアス４端子素子Ｔｂの第１のＦＥ
ＴＴｂ１は、４端子増幅器Ｔａの第１のＦＥＴＴａ１と
ともに、この非制御状態では電流ミラーとして作用す
る。増幅トランジスタＴａ１のドレイン電流ＩD は、抵
抗Ｒ３の値を適切に選ぶことによって初期の定常値に簡
単に調整できる。
【００２８】Ｔａ２のゲートＧａ２へのゲイン制御信号
の振幅を減少させることによってゲインが低下する。ゲ
ートＧａ２の電圧が減少すると、Ｔａ２のソースの電圧
も減少する。上述したように、Ｔａ２のソース電圧は、
Ｔａ１のドレイン電圧ＶD1と等しいので、Ｔａ１のドレ
イン−ソース電圧も減少する。その結果、ドレイン電流
ＩD も、Ｔａ１のドレイン−ソース電圧ＶD1S の減少に
応じてわずかに減少し、上記の例では、第１のＦＥＴＴ
ａ１の動作点（ＷＰ）は、飽和範囲Ｓ２内で、遷移範囲
Ｔ２の方向に曲線２に沿って移動し、ゲインが低下す
る。
の振幅を減少させることによってゲインが低下する。ゲ
ートＧａ２の電圧が減少すると、Ｔａ２のソースの電圧
も減少する。上述したように、Ｔａ２のソース電圧は、
Ｔａ１のドレイン電圧ＶD1と等しいので、Ｔａ１のドレ
イン−ソース電圧も減少する。その結果、ドレイン電流
ＩD も、Ｔａ１のドレイン−ソース電圧ＶD1S の減少に
応じてわずかに減少し、上記の例では、第１のＦＥＴＴ
ａ１の動作点（ＷＰ）は、飽和範囲Ｓ２内で、遷移範囲
Ｔ２の方向に曲線２に沿って移動し、ゲインが低下す
る。
【００２９】分圧器Ｒ１およびＲ２の分圧率は、非制御
状態において、制御入力端子ＩC へのゲイン制御信号が
減少するとき、Ｔａ１がその飽和状態から出ない、すな
わち第１の増幅器ＦＥＴＴａ１の動作点が飽和範囲（曲
線２のＳ２）にある限りにおいて、バイアス４端子素子
Ｔｂの上記の定常状態の変化を生じないか、または殆ど
生じないように選択する。実際に、この場合には、６〜
１０ｄＢのゲイン低下が現れる。ゲイン制御信号が減少
すると、Ｔａ１の動作点が遷移範囲Ｔ２に達するまで増
幅トランジスタＴａ１のドレイン−ソース電圧ＶD1S が
減少し、このときゲートＧｂ２の電圧は、はじめてＴｂ
２の導通に影響を与える程度まで減少するので、バイア
ス４端子素子Ｔｂの第２のＦＥＴＴｂ２のソース−ドレ
イン間の抵抗は、Ｇｂ２への電圧の減少に従って増加す
る。その結果、Ｔａ１とともにＴｂ１の電流ミラー動作
が失われ、バイアス４端子素子Ｔｂを流れるドレイン電
流ＩD は減少し、抵抗Ｒ３を流れる電流も減少し、Ｔｂ
のドレインＤｂの電圧が増加する。何らの電流が直列抵
抗Ｒ４を通して流れないので、増幅器ＦＥＴＴａ１のゲ
ートＧａ１の電圧は、バイアス４端子素子Ｔｂのドレイ
ンＤｂの電圧に追従して増加する。このように、バイア
ス４端子素子Ｔｂおよび抵抗Ｒ１〜Ｒ４で構成された可
制御バイアス回路は、制御入力端子ＩC へのゲイン制御
信号の減少が、結果として増幅器ＦＥＴＴａ１の第１の
ゲートＧａ１の電圧の増加を生じるので、位相反転段と
みなすことができる。この位相反転段の作用する範囲
は、分圧器Ｒ１およびＲ２で調整される入力閾値電圧で
決定される。この実施例では、Ｔａ１の動作点が飽和範
囲（Ｓ２）とオーミック範囲（曲線２上のＯ２）との間
の遷移範囲（Ｔ２）にあるときに、入力閾値電圧に達す
るようにする。制御入力端子ＩC へのゲイン制御信号が
更に減少すると、増幅器ＦＥＴＴａ１のドレイン−ソー
ス電圧ＶD1S も、この増幅器ＦＥＴＴａ１の動作点がオ
ーミック範囲（Ｏ２）に達するまで、さらに減少する。
状態において、制御入力端子ＩC へのゲイン制御信号が
減少するとき、Ｔａ１がその飽和状態から出ない、すな
わち第１の増幅器ＦＥＴＴａ１の動作点が飽和範囲（曲
線２のＳ２）にある限りにおいて、バイアス４端子素子
Ｔｂの上記の定常状態の変化を生じないか、または殆ど
生じないように選択する。実際に、この場合には、６〜
１０ｄＢのゲイン低下が現れる。ゲイン制御信号が減少
すると、Ｔａ１の動作点が遷移範囲Ｔ２に達するまで増
幅トランジスタＴａ１のドレイン−ソース電圧ＶD1S が
減少し、このときゲートＧｂ２の電圧は、はじめてＴｂ
２の導通に影響を与える程度まで減少するので、バイア
ス４端子素子Ｔｂの第２のＦＥＴＴｂ２のソース−ドレ
イン間の抵抗は、Ｇｂ２への電圧の減少に従って増加す
る。その結果、Ｔａ１とともにＴｂ１の電流ミラー動作
が失われ、バイアス４端子素子Ｔｂを流れるドレイン電
流ＩD は減少し、抵抗Ｒ３を流れる電流も減少し、Ｔｂ
のドレインＤｂの電圧が増加する。何らの電流が直列抵
抗Ｒ４を通して流れないので、増幅器ＦＥＴＴａ１のゲ
ートＧａ１の電圧は、バイアス４端子素子Ｔｂのドレイ
ンＤｂの電圧に追従して増加する。このように、バイア
ス４端子素子Ｔｂおよび抵抗Ｒ１〜Ｒ４で構成された可
制御バイアス回路は、制御入力端子ＩC へのゲイン制御
信号の減少が、結果として増幅器ＦＥＴＴａ１の第１の
ゲートＧａ１の電圧の増加を生じるので、位相反転段と
みなすことができる。この位相反転段の作用する範囲
は、分圧器Ｒ１およびＲ２で調整される入力閾値電圧で
決定される。この実施例では、Ｔａ１の動作点が飽和範
囲（Ｓ２）とオーミック範囲（曲線２上のＯ２）との間
の遷移範囲（Ｔ２）にあるときに、入力閾値電圧に達す
るようにする。制御入力端子ＩC へのゲイン制御信号が
更に減少すると、増幅器ＦＥＴＴａ１のドレイン−ソー
ス電圧ＶD1S も、この増幅器ＦＥＴＴａ１の動作点がオ
ーミック範囲（Ｏ２）に達するまで、さらに減少する。
【００３０】このゲイン制御信号が更に減少する結果、
ゲートＧｂ２の電圧は分圧器Ｒ１，Ｒ２を経てさらに減
少し、バイアス４端子素子Ｔｂの第２のＦＥＴＴｂ２の
ソース−ドレイン間の抵抗は、さらに増加する。これに
より、バイアス４端子素子Ｔｂのドレイン電流ＩD が更
に減少すると共に、バイアス４端子素子Ｔｂのドレイン
Ｄｂのドレイン電圧が更に増加して、増幅器ＦＥＴＴａ
１の第１のゲートＧａ１の電圧が増加する。
ゲートＧｂ２の電圧は分圧器Ｒ１，Ｒ２を経てさらに減
少し、バイアス４端子素子Ｔｂの第２のＦＥＴＴｂ２の
ソース−ドレイン間の抵抗は、さらに増加する。これに
より、バイアス４端子素子Ｔｂのドレイン電流ＩD が更
に減少すると共に、バイアス４端子素子Ｔｂのドレイン
Ｄｂのドレイン電圧が更に増加して、増幅器ＦＥＴＴａ
１の第１のゲートＧａ１の電圧が増加する。
【００３１】増幅器ＦＥＴＴａ１のソースＳａはグラン
ドに接続されているので、ゲートＧａ１の電圧増加は、
ゲート−ソース電圧ＶG1S の増加に直接対応する。特
に、このオーミック範囲内で、上記の比較的低い５ボル
トの給電電圧においても、増幅すべきＲＦ入力信号のＡ
Ｃ−ＤＣ比は、直線的なゲインを得るのに有利で、かつ
全体に亘って有効なゲイン制御が行われるようなものと
なる。
ドに接続されているので、ゲートＧａ１の電圧増加は、
ゲート−ソース電圧ＶG1S の増加に直接対応する。特
に、このオーミック範囲内で、上記の比較的低い５ボル
トの給電電圧においても、増幅すべきＲＦ入力信号のＡ
Ｃ−ＤＣ比は、直線的なゲインを得るのに有利で、かつ
全体に亘って有効なゲイン制御が行われるようなものと
なる。
【００３２】このように、オーミック範囲で増幅器ＦＥ
ＴＴａ１のゲート−ソース電圧ＶG1 S が増加すると、Ｉ
D −ＶD1S 特性曲線の傾きが増加し、Ｔａ１の動作点が
曲線２から曲線１に移り、Ｔａ１の出力インピーダンス
が低下し、干渉成分は著しく低下する。実際に、増幅器
ＦＥＴＴａ１の出力での干渉電圧は、上記のＴａ１の出
力インピーダンスに従って減少する。
ＴＴａ１のゲート−ソース電圧ＶG1 S が増加すると、Ｉ
D −ＶD1S 特性曲線の傾きが増加し、Ｔａ１の動作点が
曲線２から曲線１に移り、Ｔａ１の出力インピーダンス
が低下し、干渉成分は著しく低下する。実際に、増幅器
ＦＥＴＴａ１の出力での干渉電圧は、上記のＴａ１の出
力インピーダンスに従って減少する。
【００３３】増幅器ＦＥＴＴａ１の動作点が飽和範囲か
ら外れた場合には、増幅器ＦＥＴＴａ１のゲインは、こ
の増幅器ＦＥＴＴａ１のゲートＧａ１における可制御バ
イアス電圧の増加にもかかわらず、逆に、制御トランジ
スタＦＥＴＴａ２のゲートＧａ２のゲイン制御電圧の減
少に従って減少する。このバイアス範囲では、ゲインは
ゲイン制御信号に従って明瞭に変化する。
ら外れた場合には、増幅器ＦＥＴＴａ１のゲインは、こ
の増幅器ＦＥＴＴａ１のゲートＧａ１における可制御バ
イアス電圧の増加にもかかわらず、逆に、制御トランジ
スタＦＥＴＴａ２のゲートＧａ２のゲイン制御電圧の減
少に従って減少する。このバイアス範囲では、ゲインは
ゲイン制御信号に従って明瞭に変化する。
【００３４】一方、増幅器ＦＥＴＴａ１の動作点が飽和
範囲内にある場合には、Ｔａ１のゲートＧａ１の電圧が
増加しても、制御トランジスタＦＥＴＴａ２のゲートＧ
ａ２のゲイン制御電圧が減少することによるゲインの減
少は完全に起こらず、むしろゲインは増加するようにな
る。これを防止するには、ＦＥＴＴａ２のゲートＧａ２
へのゲイン制御電圧が減少して増幅トランジスタＴａ１
がオーミック範囲にバイアスされるまで、Ｔａ１のゲー
トＧａ１の電圧は著しく増加しないようにする必要があ
る。これは、バイアス回路を適切に設計することによっ
て達成することができる。すなわち、バイアス４端子素
子Ｔｂを流れ、Ｔａ１をオーミック範囲にバイアスする
ための電流が、ゲイン制御信号が減少するまで、著しく
減少しないようにする。
範囲内にある場合には、Ｔａ１のゲートＧａ１の電圧が
増加しても、制御トランジスタＦＥＴＴａ２のゲートＧ
ａ２のゲイン制御電圧が減少することによるゲインの減
少は完全に起こらず、むしろゲインは増加するようにな
る。これを防止するには、ＦＥＴＴａ２のゲートＧａ２
へのゲイン制御電圧が減少して増幅トランジスタＴａ１
がオーミック範囲にバイアスされるまで、Ｔａ１のゲー
トＧａ１の電圧は著しく増加しないようにする必要があ
る。これは、バイアス回路を適切に設計することによっ
て達成することができる。すなわち、バイアス４端子素
子Ｔｂを流れ、Ｔａ１をオーミック範囲にバイアスする
ための電流が、ゲイン制御信号が減少するまで、著しく
減少しないようにする。
【００３５】前述したこの発明による可制御増幅回路に
おいて、制御動作は、制御入力端子ＩC からバイアス４
端子素子ＴｂのゲートＧｂ２に、閾値回路として作用す
る分圧器Ｒ１，Ｒ２を経てゲイン制御信号を印加するこ
とで最適に行われる。しかし、Ｔａ１の飽和範囲におけ
る上述の不所望な制御動作は、他の方法、例えば可制御
バイアス回路と増幅トランジスタＴａ１のゲート入力端
子との間に適切に選択された閾値を有する閾値回路を挿
入することによって回避できる。
おいて、制御動作は、制御入力端子ＩC からバイアス４
端子素子ＴｂのゲートＧｂ２に、閾値回路として作用す
る分圧器Ｒ１，Ｒ２を経てゲイン制御信号を印加するこ
とで最適に行われる。しかし、Ｔａ１の飽和範囲におけ
る上述の不所望な制御動作は、他の方法、例えば可制御
バイアス回路と増幅トランジスタＴａ１のゲート入力端
子との間に適切に選択された閾値を有する閾値回路を挿
入することによって回避できる。
【００３６】しかし、増幅器ＦＥＴＴａ１が飽和するゲ
イン制御範囲の部分は、全体のゲイン制御範囲と比較す
ると、実際には比較的小さく、４０〜６０ｄＢの範囲内
の僅か６〜１０ｄＢである。
イン制御範囲の部分は、全体のゲイン制御範囲と比較す
ると、実際には比較的小さく、４０〜６０ｄＢの範囲内
の僅か６〜１０ｄＢである。
【００３７】図１に示したこの発明による可制御増幅回
路の実施例において、増幅トランジスタおよび制御トラ
ンジスタは、ＦＥＴ４端子素子をもって構成している。
この発明によれば、増幅トランジスタとして作用する電
界効果トランジスタを制御トランジスタとして作用する
バイポーラトランジスタとカスコードに配列することも
できることは明白である。同様に、バイアス４端子素子
Ｔｂを、第１のＦＥＴＴｂ１として作用するＦＥＴおよ
びバイアス４端子素子Ｔｂの第２のＦＥＴＴｂ２として
作用する可制御抵抗に置き換えることもできる。この場
合、この可制御抵抗の値は、ゲイン制御信号に依存して
変化させる必要がある。
路の実施例において、増幅トランジスタおよび制御トラ
ンジスタは、ＦＥＴ４端子素子をもって構成している。
この発明によれば、増幅トランジスタとして作用する電
界効果トランジスタを制御トランジスタとして作用する
バイポーラトランジスタとカスコードに配列することも
できることは明白である。同様に、バイアス４端子素子
Ｔｂを、第１のＦＥＴＴｂ１として作用するＦＥＴおよ
びバイアス４端子素子Ｔｂの第２のＦＥＴＴｂ２として
作用する可制御抵抗に置き換えることもできる。この場
合、この可制御抵抗の値は、ゲイン制御信号に依存して
変化させる必要がある。
【００３８】直列抵抗Ｒ４の値は、高周波信号入力端子
ＩRFに与えられる入力信号が、減結合コンデンサＣ２を
経てグランドに流れるのを防止して、高周波入力信号の
信号エネルギーが増幅器ＦＥＴＴａ１のゲート入力端子
Ｇａ１に印加されるのを実現するために、十分高い値に
選択する。このようにして、直列抵抗Ｒ４によってＳＮ
比を改善することができる。
ＩRFに与えられる入力信号が、減結合コンデンサＣ２を
経てグランドに流れるのを防止して、高周波入力信号の
信号エネルギーが増幅器ＦＥＴＴａ１のゲート入力端子
Ｇａ１に印加されるのを実現するために、十分高い値に
選択する。このようにして、直列抵抗Ｒ４によってＳＮ
比を改善することができる。
【００３９】実験装置では、給電電圧が５ボルト、抵抗
Ｒ１〜Ｒ４がそれぞれ１０ｋΩ，４０ｋΩ，２５〜３０
ｋΩ，５０〜１００ｋΩ、コンデンサＣ１およびＣ２が
それぞれ４７００ｐＦおよび１０ｐＦとした。
Ｒ１〜Ｒ４がそれぞれ１０ｋΩ，４０ｋΩ，２５〜３０
ｋΩ，５０〜１００ｋΩ、コンデンサＣ１およびＣ２が
それぞれ４７００ｐＦおよび１０ｐＦとした。
【００４０】一実施例においては、少なくともＴａの第
１のＦＥＴＴａ１を、Ｔｂと同じ基板に集積して、トラ
ンジスタパラメータの相対的なパラツキを最小にし、定
常電流のバイアスにおける絶対的な変動は、負荷抵抗Ｒ
３で補償する。
１のＦＥＴＴａ１を、Ｔｂと同じ基板に集積して、トラ
ンジスタパラメータの相対的なパラツキを最小にし、定
常電流のバイアスにおける絶対的な変動は、負荷抵抗Ｒ
３で補償する。
【００４１】バイアスＦＥＴ４端子素子Ｔｂの第２のト
ランジスタＴｂ２のゲートの幅と長さとの比率を、第１
のトランジスタＴｂ１のそれよりも小さく選ぶことによ
って、最適な制御動作が可能となる。この比率を正確に
選択すれば、分圧器Ｒ１，Ｒ２を省くことができ、すな
わちＲ１を短絡回路（Ｒ１＝０Ω）にでき、Ｒ２を省略
（Ｒ２＝∞）できる。Ｔｂのゲート幅を極めて小さく
（Ｔａのゲート幅の少なくとも１／５０）すれば、Ｒ４
およびＣ２も省くことができ、すなわちＲ４＝０Ωおよ
びＣ２＝０ｐＦにできる。
ランジスタＴｂ２のゲートの幅と長さとの比率を、第１
のトランジスタＴｂ１のそれよりも小さく選ぶことによ
って、最適な制御動作が可能となる。この比率を正確に
選択すれば、分圧器Ｒ１，Ｒ２を省くことができ、すな
わちＲ１を短絡回路（Ｒ１＝０Ω）にでき、Ｒ２を省略
（Ｒ２＝∞）できる。Ｔｂのゲート幅を極めて小さく
（Ｔａのゲート幅の少なくとも１／５０）すれば、Ｒ４
およびＣ２も省くことができ、すなわちＲ４＝０Ωおよ
びＣ２＝０ｐＦにできる。
【００４２】可制御バイアス回路の他の実施例の幾つか
を図２〜４に示す。図２は、ゲート、ソースおよびドレ
インが、それぞれ入力、参照および出力電極を構成する
共通ソース配置としたバイアスＦＥＴＢ１を示すもので
ある。正しい振幅を持つゲイン制御信号を、分圧器Ｒ１
およびＲ２を経てゲートに印加する。バイアスＦＥＴＢ
１のソースは、ソース抵抗Ｒ５を経てグランドに接続す
る。非制御状態、すなわち制御入力端子ＩC へのゲイン
制御信号が最大値の場合には、Ｂ１のゲートの電圧も最
大となり、Ｂ１のドレイン電流およびそれにより抵抗Ｒ
３で生じる電圧が最大となる。Ｂ１のドレインの電圧お
よび増幅トランジスタＴａ１の第１のゲートＧａ１の電
圧は最小になる。ゲイン制御信号が減少すると、Ｂ１の
ゲートの電圧は減少し、それによりＢ１を流れるドレイ
ン電流も減少する。その結果、Ｒ３間の電圧は減少し、
Ｂ１のドレインの電圧がＴａ１のゲートＧａ１の電圧と
同様に増加する。このように、図２に示す回路Ｂ１，Ｒ
１〜Ｒ５は、閾値位相反転段、すなわち可制御バイアス
回路として作用する。Ｂ１のゲインは、Ｒ１〜Ｒ５の値
を適切に設計することによって適正な値に調整すること
ができる。
を図２〜４に示す。図２は、ゲート、ソースおよびドレ
インが、それぞれ入力、参照および出力電極を構成する
共通ソース配置としたバイアスＦＥＴＢ１を示すもので
ある。正しい振幅を持つゲイン制御信号を、分圧器Ｒ１
およびＲ２を経てゲートに印加する。バイアスＦＥＴＢ
１のソースは、ソース抵抗Ｒ５を経てグランドに接続す
る。非制御状態、すなわち制御入力端子ＩC へのゲイン
制御信号が最大値の場合には、Ｂ１のゲートの電圧も最
大となり、Ｂ１のドレイン電流およびそれにより抵抗Ｒ
３で生じる電圧が最大となる。Ｂ１のドレインの電圧お
よび増幅トランジスタＴａ１の第１のゲートＧａ１の電
圧は最小になる。ゲイン制御信号が減少すると、Ｂ１の
ゲートの電圧は減少し、それによりＢ１を流れるドレイ
ン電流も減少する。その結果、Ｒ３間の電圧は減少し、
Ｂ１のドレインの電圧がＴａ１のゲートＧａ１の電圧と
同様に増加する。このように、図２に示す回路Ｂ１，Ｒ
１〜Ｒ５は、閾値位相反転段、すなわち可制御バイアス
回路として作用する。Ｂ１のゲインは、Ｒ１〜Ｒ５の値
を適切に設計することによって適正な値に調整すること
ができる。
【００４３】図３は、図２と同様の実施例を示すもの
で、電界効果トランジスタＢ１を、ベース、エミッタお
よびコレクタが、それぞれ入力、参照および出力電極を
構成するバイポーラトランジスタＢ２に置き換えたもの
である。原則として、回路Ｂ２，Ｒ１〜Ｒ５の作用は、
上述した図２の回路の作用と一致するので、説明を省略
する。
で、電界効果トランジスタＢ１を、ベース、エミッタお
よびコレクタが、それぞれ入力、参照および出力電極を
構成するバイポーラトランジスタＢ２に置き換えたもの
である。原則として、回路Ｂ２，Ｒ１〜Ｒ５の作用は、
上述した図２の回路の作用と一致するので、説明を省略
する。
【００４４】図４は、第２のゲートＧｂ２、ソースおよ
びドレインが、それぞれ入力、参照および出力電極を構
成するバイアス４端子素子Ｔｂを用いる閾値位相反転段
を示すものである。バイアス４端子素子Ｔｂは、第１の
ＦＥＴＴｂ１の第１のゲートＧｂ１における分圧器Ｒ６
およびＲ７を経て特定のゲインに調整される。制御入力
端子ＩC へのゲイン制御信号は、分圧器Ｒ１およびＲ２
を経て正しい値に設定され、バイアス４端子素子Ｔｂの
第２のＦＥＴＴｂ２のゲートに印加される。原則とし
て、図４に示す閾値位相反転段の作用は、図２および３
の回路の作用と一致する。
びドレインが、それぞれ入力、参照および出力電極を構
成するバイアス４端子素子Ｔｂを用いる閾値位相反転段
を示すものである。バイアス４端子素子Ｔｂは、第１の
ＦＥＴＴｂ１の第１のゲートＧｂ１における分圧器Ｒ６
およびＲ７を経て特定のゲインに調整される。制御入力
端子ＩC へのゲイン制御信号は、分圧器Ｒ１およびＲ２
を経て正しい値に設定され、バイアス４端子素子Ｔｂの
第２のＦＥＴＴｂ２のゲートに印加される。原則とし
て、図４に示す閾値位相反転段の作用は、図２および３
の回路の作用と一致する。
【００４５】図６において、曲線４，５，６は、増幅ト
ランジスタＴａ１に一定のゲートバイアス電圧を印加
し、それぞれソースをグランドに接続した公知の可制御
増幅回路、増幅トランジスタＴａ１のソースを８０Ωの
ソース抵抗を経てグランドに接続した同種の公知の増幅
制御回路、およびこの発明による可制御増幅回路におけ
る歪みの変化を示すものである。テスト信号で８０％の
変調度に振幅変調された不所望な１１０ＭＨｚ（ｆunw
）のキャリアとともに無変調の所望の１００ＭＨｚ
（ｆw ）のキャリアを、これらの増幅回路の高周波信号
入力端子ＩRFに印加する。増幅回路の非直線性の結果、
混変調が生じ、増幅回路の出力端子ＯRFに、テスト信号
が所望の１００ＭＨｚのキャリア上に振幅変調されて現
れる。１００ＭＨｚの所望のキャリア上に、上述した変
調度の１％、すなわち０．８％の変調度で、振幅変調さ
れたテスト信号が出力端子ＯRFに現れるときの高周波入
力端子Ｉ RFに与えられる１１０ＭＨｚの不所望な変調キ
ャリアの振幅（Ｕunw ）を測定した。この場合の混変調
は１％混変調と呼ばれている。上述した不所望な変調キ
ャリアの振幅は、直線性の増加に従って増加することは
明らかである。
ランジスタＴａ１に一定のゲートバイアス電圧を印加
し、それぞれソースをグランドに接続した公知の可制御
増幅回路、増幅トランジスタＴａ１のソースを８０Ωの
ソース抵抗を経てグランドに接続した同種の公知の増幅
制御回路、およびこの発明による可制御増幅回路におけ
る歪みの変化を示すものである。テスト信号で８０％の
変調度に振幅変調された不所望な１１０ＭＨｚ（ｆunw
）のキャリアとともに無変調の所望の１００ＭＨｚ
（ｆw ）のキャリアを、これらの増幅回路の高周波信号
入力端子ＩRFに印加する。増幅回路の非直線性の結果、
混変調が生じ、増幅回路の出力端子ＯRFに、テスト信号
が所望の１００ＭＨｚのキャリア上に振幅変調されて現
れる。１００ＭＨｚの所望のキャリア上に、上述した変
調度の１％、すなわち０．８％の変調度で、振幅変調さ
れたテスト信号が出力端子ＯRFに現れるときの高周波入
力端子Ｉ RFに与えられる１１０ＭＨｚの不所望な変調キ
ャリアの振幅（Ｕunw ）を測定した。この場合の混変調
は１％混変調と呼ばれている。上述した不所望な変調キ
ャリアの振幅は、直線性の増加に従って増加することは
明らかである。
【００４６】曲線４から、ソース抵抗のない公知の可制
御増幅回路は、ほぼ全体の制御範囲内において、比較的
小さいテスト信号の振幅で、すでに１％の混変調を生じ
ることが明らかである。曲線５から、特にゲイン減衰が
大きい範囲では、混変調の低下、すなわち所定のゲイン
の直線性がソース抵抗によって得られることが明らかで
ある。しかし、曲線６は、この発明による可制御増幅回
路が、ソース負帰還を使用している公知の可制御増幅回
路と比べて、５ボルトの比較的低い給電電圧の使用にも
かかわらず、顕著な改善をもたらすことを示している。
御増幅回路は、ほぼ全体の制御範囲内において、比較的
小さいテスト信号の振幅で、すでに１％の混変調を生じ
ることが明らかである。曲線５から、特にゲイン減衰が
大きい範囲では、混変調の低下、すなわち所定のゲイン
の直線性がソース抵抗によって得られることが明らかで
ある。しかし、曲線６は、この発明による可制御増幅回
路が、ソース負帰還を使用している公知の可制御増幅回
路と比べて、５ボルトの比較的低い給電電圧の使用にも
かかわらず、顕著な改善をもたらすことを示している。
【図１】この発明による可制御増幅回路の一例を示す図
である。
である。
【図２】この発明による可制御増幅回路に使用する可制
御バイアス回路の他の例を示す図である。
御バイアス回路の他の例を示す図である。
【図３】同じく可制御バイアス回路のさらに他の例を示
す図である。
す図である。
【図４】同じく可制御バイアス回路のさらに他の例を示
す図である。
す図である。
【図５】この発明による可制御増幅回路における第１の
ＦＥＴの出力特性曲線、すなわちＩD −ＶDS特性曲線を
示す図である。
ＦＥＴの出力特性曲線、すなわちＩD −ＶDS特性曲線を
示す図である。
【図６】ソース抵抗を用いる場合と、この発明による場
合とのゲイン低下に依存する歪みの変化を表す種々の特
性曲線を示す図である。
合とのゲイン低下に依存する歪みの変化を表す種々の特
性曲線を示す図である。
ＩRF 高周波信号入力端子 ＯRF 高周波信号出力端子 ＩC 制御入力端子 Ｔａ ４端子増幅器 Ｔａ１ 第１のＦＥＴ Ｔａ２ 第２のＦＥＴ Ｇａ１，Ｇａ２ ゲート Ｓａ ソース Ｄａ ドレイン Ｌ 高周波漏れインダクタンス Ｃ１ カップリングコンデンサ Ｔｂ バイアス４端子素子 Ｔｂ１ 第１のＦＥＴ Ｔｂ２ 第２のＦＥＴ Ｓｂ ソース Ｄｂ ドレイン Ｒ１，Ｒ２ 分圧器 Ｒ３〜Ｒ７ 抵抗 Ｃ２ 短絡用コンデンサ Ｂ１ バイアスＦＥＴ Ｂ２ バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルーイス プラームスマ オランダ国 ナイメーヘン ヘルストウェ ハ ２
Claims (8)
- 【請求項１】 ゲイン制御信号を印加する制御入力端子
を有する制御トランジスタと、ゲート入力端子に印加さ
れる入力信号を可制御増幅するための電界効果増幅トラ
ンジスタとを、給電電圧とグランドとの間に順次カスコ
ード配列して具え、前記制御トランジスタにより前記電
界効果増幅トランジスタの動作点を、オーミック範囲に
おいてゲイン制御信号の制御範囲の少なくとも一部分で
ゲイン制御信号に依存して変えるようにした可制御増幅
回路において、前記制御入力端子を、主として制御範囲
の上記の部分において前記ゲイン制御信号に応じて反対
方向に変化する可制御バイアス電圧を印加する可制御バ
イアス回路を経て、前記電界効果増幅トランジスタのゲ
ート入力端子にも結合したことを特徴とする可制御増幅
回路。 - 【請求項２】 前記可制御バイアス回路は、前記ゲイン
制御信号が上記の制御範囲の部分において変化するのに
応じて主として動作して前記ゲイン制御信号の位相を反
転する閾値位相反転段を具え、上記制御範囲部分を、前
記電界効果増幅トランジスタがその動作点を飽和範囲と
オーミック範囲との間の遷移範囲に持つ閾値によって制
限することを特徴とする請求項１記載の可制御増幅回
路。 - 【請求項３】 前記位相反転段は、グランドと給電電圧
との間に順次にカスコード配列した他の電界効果トラン
ジスタおよび可制御抵抗を具え、前記他の電界効果トラ
ンジスタのゲート−ソース接合を、電流ミラーを形成す
る前記電界効果増幅トランジスタの最大ゲインで、該電
界効果トランジスタのゲート−ソース接合に並列にする
とともに、さらに前記位相反転段には前記閾値を実現す
るための手段を設けたことを特徴とする請求項２記載の
可制御増幅回路。 - 【請求項４】 前記可制御バイアス回路の前記他の電界
効果トランジスタおよび可制御抵抗は、第１および第２
のゲート、ソースおよびドレインを有する電界効果トラ
ンジスタバイアス４端子素子のそれぞれ第１および第２
のトランジスタで構成し、前記ゲイン制御信号を前記第
２のゲートに印加し、前記ソースをグランドに接続し、
前記第１のゲートを前記ドレインに短絡し、前記ドレイ
ンを負荷抵抗を経て給電電圧に接続すると共に、直列抵
抗を経て前記電界効果増幅トランジスタのゲートに接続
することを特徴とする請求項３記載の可制御増幅回路。 - 【請求項５】 前記電界効果トランジスタバイアス４端
子素子の前記第２のトランジスタのゲートの幅と長さと
の比率を、前記第１のトランジスタのそれよりも小さく
することを特徴とする請求項４記載の可制御増幅回路。 - 【請求項６】 前記電界効果増幅トランジスタおよび制
御トランジスタを、前記電界効果トランジスタバイアス
４端子素子とともに共通の基板に集積した電界効果トラ
ンジスタ４端子増幅器のそれぞれ第１および第２のトラ
ンジスタで構成することを特徴とする請求項４または５
記載の可制御増幅回路。 - 【請求項７】 前記位相反転段に、前記ゲイン制御信号
が前記閾値に調整する分圧器を経て印加される入力電極
と、グランドに接続される参照電極と、負荷抵抗を経て
給電電圧に接続されると共に、前記電界効果増幅トラン
ジスタのゲートに結合される出力電極とを有するトラン
ジスタを設けたことを特徴とする請求項２記載の可制御
増幅回路。 - 【請求項８】 前記可制御バイアス回路は、高オーム出
力インピーダンスを有することを特徴とする請求項１〜
７のいずれか記載の可制御増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL91201207:7 | 1991-05-21 | ||
| EP91201207 | 1991-05-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175761A true JPH05175761A (ja) | 1993-07-13 |
| JP3354589B2 JP3354589B2 (ja) | 2002-12-09 |
Family
ID=8207659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12888492A Expired - Lifetime JP3354589B2 (ja) | 1991-05-21 | 1992-05-21 | 可制御増幅回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5216383A (ja) |
| EP (1) | EP0514974B1 (ja) |
| JP (1) | JP3354589B2 (ja) |
| KR (1) | KR100256379B1 (ja) |
| DE (1) | DE69207643T2 (ja) |
| HK (1) | HK170996A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043540A (ja) * | 2005-08-04 | 2007-02-15 | Alps Electric Co Ltd | バイアス電圧設定機構を備えた増幅回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5337019A (en) * | 1992-02-20 | 1994-08-09 | Siemens Aktiengesellschaft | Integrated circuit arrangement |
| DE19738940C1 (de) * | 1997-09-05 | 1999-02-11 | Siemens Ag | Verstärkerschaltung |
| KR100282420B1 (ko) * | 1997-12-23 | 2001-02-15 | 김영환 | 입력버퍼회로 |
| DE19827702C2 (de) * | 1998-06-22 | 2000-06-08 | Siemens Ag | Verstärkerschaltung mit aktiver Arbeitspunkteinstellung |
| US6639470B1 (en) * | 2000-10-06 | 2003-10-28 | Skyworks Solutions, Inc. | Constant current biasing circuit for linear power amplifiers |
| JP6922511B2 (ja) * | 2017-07-21 | 2021-08-18 | 富士通株式会社 | バイアス回路および光受信機 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3443240A (en) * | 1967-12-11 | 1969-05-06 | Rca Corp | Gain control biasing circuits for field-effect transistors |
| JPS54846A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | High frequency amplifier circuit |
| DE2911514C2 (de) * | 1979-03-23 | 1982-07-15 | Texas Instruments Deutschland Gmbh, 8050 Freising | HF-Verstärkerschaltung |
| JPH0779216B2 (ja) * | 1986-09-19 | 1995-08-23 | 松下電器産業株式会社 | 高周波増幅装置 |
| NL8800989A (nl) * | 1988-04-15 | 1989-11-01 | At & T & Philips Telecomm | Regelversterker. |
-
1992
- 1992-04-23 US US07/872,938 patent/US5216383A/en not_active Expired - Lifetime
- 1992-05-12 EP EP92201351A patent/EP0514974B1/en not_active Expired - Lifetime
- 1992-05-12 DE DE69207643T patent/DE69207643T2/de not_active Expired - Lifetime
- 1992-05-18 KR KR1019920008331A patent/KR100256379B1/ko not_active IP Right Cessation
- 1992-05-21 JP JP12888492A patent/JP3354589B2/ja not_active Expired - Lifetime
-
1996
- 1996-09-12 HK HK170996A patent/HK170996A/xx not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043540A (ja) * | 2005-08-04 | 2007-02-15 | Alps Electric Co Ltd | バイアス電圧設定機構を備えた増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0514974A1 (en) | 1992-11-25 |
| JP3354589B2 (ja) | 2002-12-09 |
| US5216383A (en) | 1993-06-01 |
| DE69207643T2 (de) | 1996-08-01 |
| DE69207643D1 (de) | 1996-02-29 |
| KR100256379B1 (ko) | 2000-05-15 |
| KR920022649A (ko) | 1992-12-19 |
| EP0514974B1 (en) | 1996-01-17 |
| HK170996A (en) | 1996-09-20 |
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| Date | Code | Title | Description |
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