KR100247912B1 - Frequency multiplying circuit - Google Patents

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KR100247912B1 KR1019930002515A KR930002515A KR100247912B1 KR 100247912 B1 KR100247912 B1 KR 100247912B1 KR 1019930002515 A KR1019930002515 A KR 1019930002515A KR 930002515 A KR930002515 A KR 930002515A KR 100247912 B1 KR100247912 B1 KR 100247912B1
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Abstract

본 발명은 프로그램 가능한 특정 레지스터의 값에 따라서 내부 클럭의 주파수를 임의의 배수로 체배하기 위한 주파수 체배회로에 관한 것이다. 이를 위하여 본 발명에 의한 주파수 체배회로는 설정된 우수배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단과, N개의 배타부정논리합게이트로 구성되어 상기 체배수 및 듀티에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단과, 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단으로 구성된다. 따라서 특정 레지스터에 저장되어 있는 인에이블신호의 조합을 가변적으로 설정함으로써 임의의 체배수로 주파수 체배가 가능하고, 우수배로 주파수 체배할 경우 듀티를 가변시킬수 있을 뿐 아니라 주파수 체배된 클럭신호가 입력클럭신호에 비해 지연되더라도 동기화시킬수 있는 효과가 있다.The present invention relates to a frequency multiplication circuit for multiplying the frequency of the internal clock by an arbitrary multiple depending on the value of a particular programmable register. To this end, the frequency multiplying circuit according to the present invention comprises delay means for delaying an input clock signal composed of N inverters according to a multiplier of the even-numbered multiple, and N exclusive negative logic gates. Exclusive negative logic means for performing exclusive negative logic on the input signal and the output signal of the inverter according to the enable signal set in accordance with the duty, and the output signal of the exclusive negative logic gate are inverted and added to the multiplication factor. And an inverse pulse adding means for outputting a clock signal multiplied by frequency. Therefore, by variably setting the combination of enable signals stored in a specific register, it is possible to multiply the frequency by an arbitrary multiplier, and to multiply the frequency by even multiples, the duty can be varied and the clock signal multiplied by the frequency can be applied to the input clock signal. Compared to the delay, there is an effect that can be synchronized.

Description

주파수 체배회로Frequency multiplication circuit

제1도는 종래의 주파수 체배회로를 나타낸 회로도.1 is a circuit diagram showing a conventional frequency multiplication circuit.

제2a∼2g도는 제1도의 동작파형도.2A to 2G are operating waveform diagrams of FIG.

제3도는 본 발명에 의한 주파수 체배회로의 제1실시예를 나타낸 회로도.3 is a circuit diagram showing a first embodiment of a frequency multiplication circuit according to the present invention.

제4도는 본 발명에 의한 주파수 체배회로의 제2실시예를 나타낸 회로도.4 is a circuit diagram showing a second embodiment of a frequency multiplier circuit according to the present invention.

제5도는 제3도 및 제4도에 있어서 배타부정논리합수단의 상세회로도.FIG. 5 is a detailed circuit diagram of exclusive negative logic means in FIGS. 3 and 4. FIG.

제6a∼6n도는 제3도에 있어서 체배수가 4인 경우 동작파형도.6a to 6n are operating waveform diagrams when the body multiple is 4 in FIG.

제7a∼7j도는 제3도에 있어서 체배수가 2인 경우 동작파형도.7A to 7J are operating waveform diagrams when the body multiplier is 2 in FIG.

제8a∼8i도는 제4도에 있어서 체배수가 3인 경우 동작파형도.8A to 8I are operating waveform diagrams when the body multiplier is 3 in FIG.

제9a∼9g도는 제3도에 있어서 듀티가 40%인 경우 동작파형도.9A to 9G are operating waveform diagrams when the duty is 40% in FIG.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 지연수단 20 : 배타부정논리합수단10: delay means 20: exclusive negative logic means

30 : 역펄스가산수단 40 : 2분주수단30: reverse pulse adding means 40: 2 dividing means

IV1,IV2 : 인버터 TG1,TG2 : 전송게이트IV1, IV2: Inverter TG1, TG2: Transmission Gate

ND1 : 낸드게이트ND1: NAND Gate

본 발명은 주파수 체배회로에 관한 것으로, 특히 소프트웨어적으로 내부 클럭의 주파수를 임의의 배수로 체배하기 위한 주파수 체배회로에 관한 것이다.The present invention relates to a frequency multiplication circuit, and more particularly, to a frequency multiplication circuit for multiplying the frequency of an internal clock by an arbitrary multiple.

종래의 주파수 체배회로는 마이크로 콘트롤러에 필수적으로 내장되는 클럭발생회로로부터 출력되는 내부 클럭 주파수를 하드웨어적으로 고정된 배수로 체배하여 칩(chip) 내부 또는 외부로 공급하였다.The conventional frequency multiplier circuit multiplies the internal clock frequency output from the clock generation circuit, which is essentially embedded in the microcontroller, in a hardware-fixed multiple, and supplies the internal or external chip.

제1도는 종래의 주파수 체배회로를 나타낸 회로도이다.1 is a circuit diagram showing a conventional frequency multiplication circuit.

제1도에 도시된 회로도의 구성은, 입력단자(1)와, 상기 입력단자(1)에 연결된 제1일치회로(2)와, 상기 제1일치회로(2)의 출력단에 연결된 제2일치회로(3)와, (φ)입력단자에는 상기 제2일치회로(3)의 출력신호가 인가되고, (φ)입력단자에는 상기 제2일치회로(3)의 출력신호를 반전시킨 신호가 인가되고, (D)입력단자는 (Q)출력단자와 연결된 2분주회로(4)와, 상기 2분주회로(4)의 출력단에 연결된 듀티보정회로(5)와, 출력단자(6)로 이루어진다. 또한 제1일치회로(2)는 상기 입력단자에 연결된 제1지연회로(21)와, 일측 입력단자는 상기 입력단자(1)에 연결되고, 다른 일측 입력단자는 상기 제1지연회로(21)의 출력단에 연결된 제1익스클루시브 노아게이트(XNOR1)로 구성되고, 제2일치회로(3)는 상기 제1익스클루시브 노아게이트(XNOR1)의 출력단자에 연결된 제2지연회로(31)와, 일측 입력단자는 상기 제1익스클루시브 노아게이트(XNOR1)의 출력단자에 연결되고, 다른 일측 입력단자는 상기 제2지연회로(31)의 출력단에 연결된 제2익스클루시브 노아게이트(XNOR2)로 구성된다.The configuration of the circuit diagram shown in FIG. 1 includes an input terminal 1, a first matching circuit 2 connected to the input terminal 1, and a second matching circuit connected to an output terminal of the first matching circuit 2. The output signal of the second matching circuit 3 is applied to the circuit 3 and the (φ) input terminal, and the signal inverting the output signal of the second matching circuit 3 is applied to the (φ) input terminal. The input terminal (D) is composed of a two-dividing circuit 4 connected to the output terminal (Q), a duty compensation circuit 5 connected to an output terminal of the two-dividing circuit 4, and an output terminal 6. In addition, the first matching circuit 2 has a first delay circuit 21 connected to the input terminal, one input terminal is connected to the input terminal 1, the other input terminal is the first delay circuit 21 And a second exclusive circuit (NOR1) connected to an output terminal of the second matching circuit (3) and a second delay circuit (31) connected to an output terminal of the first exclusive noagate (XNOR1). One input terminal is connected to the output terminal of the first exclusive noar gate XNOR1 and the other input terminal is connected to the output terminal of the second delay circuit 31. It consists of.

제1도의 구성에 따른 동작을 제2a∼2g도를 참조하여 설명하면 다음과 같다.The operation according to the configuration of FIG. 1 will be described with reference to FIGS. 2A to 2G as follows.

우선, 입력단자(1)를 통해 주파수(fo)의 클럭신호(제2a도)가 인가되면 제1지연회로(21)는 주파수(fo)의 클럭신호를 td1만큼 지연시키고 반전시킨 신호(제2b도)를 출력한다. 여기서 제1지연회로(21)는 (2n+1)(n은 1이상의 정수)개의 인버터로 구성되어 있다. 그리고 제1일치회로(2)는 일측 입력단자의 신호(제2a도)와 다른 일측 입력단자(제2b도)의 신호를 배타부정논리합시킨 신호(제2c도)를 제2지연회로(31)로 출력한다.First, when a clock signal of frequency fo (FIG. 2a) is applied through the input terminal 1, the first delay circuit 21 delays and inverts the clock signal of frequency fo by t d1 . 2b degrees). The first delay circuit 21 is composed of (2n + 1) (n is an integer of 1 or more) inverters. In addition, the first matching circuit 2 performs an exclusive negative logic summation of the signal of one input terminal (FIG. 2a) and the signal of the other input terminal (FIG. 2b) and the second delay circuit 31. Will output

제2지연회로(31)는 제1일치회로(2)의 출력신호(제2c도)를 td2(td2〈td1)만큼 지연시키고 반전시킨 신호(제2d도)를 출력한다. 여기서 제2지연회로(31)는 (2n-m)(m은 1이상의 기수)개의 인버터로 구성되어 있다. 그리고 제2일치회로(3)는 일측 입력단자의 신호(제2c도)와 다른 일측 입력단자(제2d도)의 신호를 배타부정논리합시킨 신호(제2e도)를 2분주회로(4)로 출력한다.The second delay circuit 31 delays the output signal (FIG. 2C) of the first matching circuit 2 by t d2 (t d2 &lt; t d1 ) and outputs the inverted signal (FIG. 2D). Here, the second delay circuit 31 is composed of (2n-m) (m is one or more odd numbers) inverters. The second matching circuit 3 converts the signal (FIG. 2E) from which the signal of one input terminal (FIG. 2C) and the signal of the other input terminal (FIG. 2D) is exclusive negative logic (FIG. 2E) into the two-dividing circuit 4. Output

2분주회로(4)는 제2일치회로(3)의 출력신호를 2분주시킨 신호(제2f도)를 듀티보정회로(5)로 출력하고, 듀티보정회로(5)는 2분주회로(4)의 출력신호(제2f도)의 듀티를 50%로 보정한 신호(제2g도)를 출력단자(6)로 출력한다.The two-dividing circuit 4 outputs a signal (FIG. 2f) obtained by dividing the output signal of the second matching circuit 3 into the duty correction circuit 5, and the duty-correction circuit 5 supplies the two-dividing circuit 4 Is output to the output terminal 6 with the signal (Fig. 2g) corrected to 50% of the duty of the output signal (Fig. 2f).

상술한 바와 같이 종래의 주파수 체배회로는 반복 사용하더라도 2n(n은 자연수) 체배수의 주파수 체배만 가능하고, 체배수가 하드웨어적으로 고정되는 문제점이 있었다.As described above, even if the conventional frequency multiplication circuit is used repeatedly, only the frequency multiplication of 2 n (n is a natural number) multiplier is possible, and the multiplication factor is fixed in hardware.

또한 주파수 체배된 클럭신호의 듀티를 보정하기 위한 회로가 별도로 필요할 뿐 아니라 체배된 클럭신호가 입력클럭신호에 비해 지연된 경우 동기화시킬수 없는 문제점이 있었다.In addition, a circuit for correcting the duty of the frequency multiplied clock signal is required separately, and there is a problem that synchronization cannot be performed when the multiplied clock signal is delayed compared to the input clock signal.

따라서 본 발명의 목적은 주파수 체배된 클럭신호의 가변적인 듀티조절과 입력클럭신호와의 동기화를 소프트웨어적으로 가능케하고, 우수배의 주파수 체배수를 제공하기 위한 주파수 체배회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a frequency multiplier circuit for enabling a variable duty control of a clock signal multiplied by frequency and synchronization with an input clock signal, and to provide a frequency multiplier of even multiples.

본 발명의 다른 목적은 주파수 된 클럭신호의 50% 듀티조절과 입력클럭신호와의 동기화를 소프트웨어적으로 가능케하고, 기수배의 주파수 체배수를 제공하기 위한 주파수 체배회로를 제공하는데 있다.Another object of the present invention is to provide a frequency multiplication circuit for enabling a 50% duty control of a clocked clock signal and synchronization of an input clock signal and providing a multiplier of odd frequency.

상기 목적을 달성하기 위하여 본 발명에 의한 주파수 체배회로는 설정된 우수배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단; N개의 배타부정논리합게이트로 구성되어 상기 체배수 및 듀티에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단; 및 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단을 구비하며, 상기 배타부정논리합게이트는 상기 인버터의 입력신호를 반전시키기 위한 제1인버터; 상기 인버터의 출력신호를 반전시키기 위한 제2인버터; 상기 제2인버터의 출력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 출력신호를 전송하기 위한 제1전송게이트; 상기 제2인버터의 입력신호를 제1제어신호로 하고, 상기 제2인버터의 출력신호를 제2제어신호로 하여 상기 제1인버터의 입력신호를 전송하기 위한 제2전송게이트; 일측 입력단자에는 상기 인에이블신호가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트의 출력신호 및 상기 제2전송게이트의 출력신호가 인가되는 낸드게이트를 포함하는 것을 특징으로 한다.In order to achieve the above object, the frequency multiplying circuit according to the present invention comprises delay means for delaying a clock signal, which is composed of N inverters according to a multiplier of the set even multiple times; Exclusive negative logic means for performing exclusive negative logic on the input signal and the output signal of the inverter in accordance with an enable signal which is composed of N exclusive negative logic gates and is set according to the multiplier and duty; And an inverse pulse adding means for inverting and adding an output signal of the exclusive negative logic gate to output a clock signal multiplied by the multiplication factor, wherein the exclusive negative logic gate is configured to invert an input signal of the inverter. 1 inverter; A second inverter for inverting an output signal of the inverter; A first transmission gate for transmitting the output signal of the first inverter with the output signal of the second inverter as the first control signal and the input signal of the second inverter as the second control signal; A second transmission gate for transmitting an input signal of the first inverter using the input signal of the second inverter as a first control signal and the output signal of the second inverter as a second control signal; The enable signal is applied to one input terminal, and the other input terminal includes a NAND gate to which an output signal of the first transmission gate and an output signal of the second transmission gate are applied.

상기 다른 목적을 달성하기 위하여 본 발명에 의한 주파수 체배회로는 설정된 (2*기수)배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단; N개의 배타부정논리합게이트로 구성되어 상기 체배수에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단; 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단;과 상기 역펄스가산수단에서 출력되는 상기 클럭신호를 2분주하여 기수배로 주파수 체배된 클럭신호를 출력하기 위한 2분주수단을 포함함을 특징으로 한다.In order to achieve the above object, the frequency multiplication circuit according to the present invention comprises delay means for delaying an input clock signal composed of N inverters according to a multiplier of a set (2 * odd) times; Exclusive negative logic means for performing exclusive negative logic on an input signal and an output signal of the inverter in accordance with an enable signal configured by N exclusive negative logic gates and set according to the multiplication factor; Inverse pulse adding means for outputting a clock signal multiplied by the multiplier by inverting and adding the output signal of the exclusive negative logic gate; and dividing the clock signal output from the inverse pulse adding means by two times to multiply frequency by an odd multiple; And two dividing means for outputting the clock signal.

이하 첨부된 도면을 참조하여 본 발명에 의한 주파수 체배회로를 설명하기로 한다.Hereinafter, a frequency multiplication circuit according to the present invention will be described with reference to the accompanying drawings.

제3도는 본 발명에 의한 주파수 체배회로의 제1실시예를 나타낸 회로도이다.3 is a circuit diagram showing a first embodiment of a frequency multiplier circuit according to the present invention.

제3도에 도시된 회로도의 구성은, 설정된 우수배의 체배수(m)에 따라서 N개의 인버터(D1∼DN)로 구성되어 입력되는 주파수 (fo)의 클럭신호를 지연시키기 위한 지연수단(10)과, N개의 배타부정논리합게이트(XNOR1∼XNORN)로 구성되어 상기 체배수(m) 및 듀티에 따라 각각 설정되는 인에이블신호(E)에 따라서 상기 인버터(D1∼DN)의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단(20)과, 상기 배타부정논리합게이트(XNOR1∼XNORN)의 출력신호(Y1∼YN)를 반전시켜 가산하여 상기 체배수(m)로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단(30)으로 이루어진다.The configuration of the circuit diagram shown in FIG. 3 is composed of N inverters D1 to DN according to the set multiplier m of the even-numbered multiple times delay means 10 for delaying the clock signal of the input frequency fo. ) And N exclusive negative logic gates (XNOR1 to XNORN) and the input signals and outputs of the inverters (D1 to DN) in accordance with the enable signal (E) set according to the multiplication factor (m) and duty, respectively. The exclusive negative logic means 20 for performing exclusive negative logic on the signal and the output signals Y1 to YN of the exclusive negative logic gates XNOR1 to XNORN are inverted and added to frequency by the multiplication factor m. And an inverse pulse adding means 30 for outputting the multiplied clock signal.

제4도는 본 발명에 의한 주파수 체배회로의 제2실시예를 나나탠 회로도이다.4 is a circuit diagram showing a second embodiment of the frequency multiplication circuit according to the present invention.

제4도에 도시된 회로도의 구성은, 설정된 (2*기수)배의 체배수에 따라서 N개의 인버터(D1∼DN)로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단(10)과, N개의 배타부정논리합게이트(XNOR1∼XNORN)로 구성되어 상기 체배수에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터(D1∼DN)의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단(20)과, 상기 배타부정논리합게이트(XNOR1∼XNORN)의 출력신호(Y1∼YN)를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단(30)과, 상기 역펄스가산수단(30)에서 출력되는 상기 클럭신호를 2분주하여 상기 기수배(n)로 주파수 체배된 클럭신호를 출력하기 위한 2분주수단(40)으로 이루어진다.The configuration of the circuit diagram shown in FIG. 4 includes delay means 10 for delaying an input clock signal composed of N inverters D1 to DN according to a multiplier of the set (2 * odd) times, and N; Exclusive negative logic for performing exclusive negative logic on the input and output signals of the inverters D1 to DN according to the enable signals which are composed of two exclusive negative logic gates XNOR1 to XNORN and set according to the multiplier. An inverse pulse adding means 30 for inverting and adding the output signals Y1 to YN of the exclusive negative logic gates XNOR1 to XNORN and outputting a clock signal frequency-multiplied by the multiplication factor; And two dividing means 40 for dividing the clock signal output from the inverse pulse adding means 30 and outputting a clock signal frequency-multiplied by the odd multiple n.

제5도는 제3도 및 제4도에 있어서 배타부정논리합게이트(XNOR1∼XNORN)의 상세회로도이다.5 is a detailed circuit diagram of the exclusive negative logic gates XNOR1 to XNORN in FIGS.

제5도에 도시된 회로도의 구성은, 상기 인버터(D1∼DN)의 입력신호를 반전시키기 위한 제1인버터(IV1)와, 상기 인버터(D1∼DN)의 출력신호를 반전시키기 위한 제2인버터(IV2)와, 상기 제2인버터(IV2)의 출력신호를 제1제어신호(C)로 하고, 상기 제2인버터(IV2)의 입력신호를 제2제어신호(C)로 하여 상기 제1인버터(IV1)의 출력신호를 전송하기 위한 제1전송게이트(TG1)와, 상기 제2인버터(IV2)의 입력신호를 제1제어신호(C)로 하고, 상기 제2인버터(IV2)의 출력신호를 제2제어신호(C)로 하여 상기 제1인버터(IV1)의 입력신호를 전송하기 위한 제2전송게이트(TG2)와, 일측 입력단자에는 인에이블신호(E)가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트(TG1)의 출력신호 및 상기 제2전송게이트(TG2)의 출력신호가 인가되는 낸드게이트(ND1)로 이루어진다.The configuration of the circuit diagram shown in FIG. 5 includes a first inverter IV1 for inverting the input signal of the inverters D1 to DN, and a second inverter for inverting the output signal of the inverters D1 to DN. (IV2) and the output signal of the second inverter (IV2) as the first control signal (C), the input signal of the second inverter (IV2) as the second control signal (C) the first inverter The first transmission gate TG1 for transmitting the output signal of IV1 and the input signal of the second inverter IV2 are the first control signal C, and the output signal of the second inverter IV2. Is the second control signal C, and the enable signal E is applied to the second transmission gate TG2 for transmitting the input signal of the first inverter IV1 and one input terminal, and the other input signal. The terminal includes a NAND gate ND1 to which an output signal of the first transmission gate TG1 and an output signal of the second transmission gate TG2 are applied.

제6a∼6n도는 제3도에 있어서 체배수(m)가 4인 경우의 동작 파형도로서, 인버터수(N)=8이고, 인에이블신호{E(0;7)}=11001100으로 세팅되어 있다. 여기서 제6a도는 인버터(D1)에 입력되는 주파수(fo)의 클럭신호이고, 제6b∼6d도는 각각 인버터(D1∼D3)의 출력신호(X1∼X3)이고, 제6e도는 인버터(D8)의 출력신호(X8)이고, 제6f∼6m도는 각각 배타부정논리합게이트(XNOR1∼XNOR8)의 출력신호(Y1∼Y8)이고, 제6n도는 역펄스가산수단(30)의 출력신호(mfo)이다.6A to 6N are operation waveform diagrams in the case where the body multiplier m is 4 in FIG. 3, and the number of inverters N is 8 and the enable signal {E (0; 7)} = 11001100 is set. have. 6A is a clock signal of the frequency fo input to the inverter D1, and FIGS. 6B to 6D are output signals X1 to X3 of the inverters D1 to D3, respectively, and FIG. 6E is a diagram of the inverter D8. The output signals X8 and 6f to 6m are the output signals Y1 to Y8 of the exclusive negative logic gates XNOR1 to XNOR8, respectively, and the sixth degree is the output signal mfo of the inverse pulse adding means 30.

제7a∼7j도는 제3도에 있어서 체배수(m)가 2이고, 주파수 체배된 클럭신호가 입력되는 클럭신호에 비해 T/2N(T;입력되는 클럭신호의 주기, N;인버터수)만큼 지연되어 보상해 주는 경우의 동작파형도로서, 인버터수(N)=8이고, 인에이블신호{E(0;7)}=11100001로 세팅되어 있다. 여기서 제7a도는 인버터(D1)에 입력되는 주파수 (fo)의 클럭신호이고, 제7b∼7i도는 각각 배타부정논리합 게이트(XNOR1∼XNOR8)의 출력신호(Y1∼Y8)이고, 제7j도는 역펄스 가산수단(30)의 출력신호(mfo)이다.7a to 7j are multiplied by m in FIG. 3, and the frequency multiplied by the clock signal is T / 2N (T; period of the input clock signal, N; number of inverters) compared to the clock signal to be input. As an operation waveform diagram in the case of delayed compensation, the number of inverters N is set to 8 and the enable signal {E (0; 7)} is set to 11100001. FIG. 7A is a clock signal of the frequency fo input to the inverter D1, FIGS. 7B to 7i are the output signals Y1 to Y8 of the exclusive negative logic gates XNOR1 to XNOR8, and FIG. 7j is the reverse pulse. The output signal mfo of the adding means 30.

제8a∼8i도는 제4도에 있어서 체배수(n)가 3인 경우 동작파형도로서, 인버터수(N)=6이고, 인에이블신호{E(0;5)}=101010으로 세팅되어 있다. 여기서 제8a도는 인버터(D1)에 입력되는 주파수(fo)의 클럭신호이고, 제8b∼8g도는 각각 배타부정논리합게이트(XNOR1∼XNOR6)의 출력신호(Y1∼Y6)이고, 제8h도는 역펄스가산수단(30)의 출력신호이고, 제8i도는 2분주수단(40)의 출력신호(nfo)이다.8A to 8I are operating waveform diagrams when the multiplier n is 3 in FIG. 4, and the number of inverters N is 6 and the enable signal {E (0; 5)} is set to 101010. . 8A is a clock signal of the frequency fo input to the inverter D1. FIGS. 8B to 8G are output signals Y1 to Y6 of the exclusive negative logic gates XNOR1 to XNOR6, and FIG. 8h is a reverse pulse. 8i is an output signal nfo of the dividing means 40. FIG.

제9a∼9g도는 제3도에 있어서 듀티가 40%인 경우의 동작파형도로서, 인버터수(N)=5, 체배수(m)=2이고, 인에이블신호{E(0;4)}=11000으로 세팅되어 있다. 여기서 제9a도는 인버터(D1)에 입력되는 주파수 (fo)의 클럭신호이고, 제9b∼9f도는 각각 배타부정논리합게이트(XNOR1∼XNOR5)의 출력신호(Y1∼Y5)이고, 제9g도는 역펄스가산수단(30)의 출력신호(mfo)이다.9A to 9G are operating waveform diagrams in the case where the duty is 40% in FIG. 3, and the number of inverters (N) = 5 and the multiplier (m) = 2, enable signal {E (0; 4)} It is set to = 11000. FIG. 9A is a clock signal of the frequency fo input to the inverter D1, FIGS. 9B to 9F are output signals Y1 to Y5 of the exclusive negative logic gates XNOR1 to XNOR5, respectively, and FIG. 9g is a reverse pulse. The output signal mfo of the adding means 30.

그러면 본 발명의 동작을 우수배의 체배수인 경우와 기수배의 체배수인 경우로 나누어서 설명하기로 한다.Next, the operation of the present invention will be described by dividing the case of the multiplier of even-numbered multiples and the multiplier of odd-numbered multiples.

먼저 우수배로 주파수 체배하는 경우에 대하여 제3도, 제6도, 제7도와 제9도를 참조하여 설명하기로 한다.First, the case of multiplying the frequency by even multiples will be described with reference to FIGS. 3, 6, 7 and 9.

지연수단(10)은 입력되는 클럭신호의 반주기(T/2)를 N 등분한 펄스열을 얻기 위해 T/2N의 지연시간을 갖고 체배수에 따라 설정되는 N개의 인버터(D1∼DN)를 이용하여 T/2N만큼 연쇄적으로 지연된 클럭신호(X1∼XN)를 만들어 배타부정논리합수단(20)으로 출력한다. 제6도에서는 체배수(m)=4일때 8개의 인버터(D1∼D8)로 구현할 경우를 나타내고, 제7도에서는 체배수(m)=2일때 8개의 인버터(D1∼D8)로 구현할 경우를 나타낸다.The delay means 10 uses N inverters D1 to DN that have a delay time of T / 2N and are set according to the multiplication factor in order to obtain a pulse train obtained by dividing the half period T / 2 of the input clock signal by N. Clock signals X1 to XN that are sequentially delayed by T / 2N are generated and output to the exclusive negative logic means 20. 6 shows a case where eight inverters D1 to D8 are implemented when the multiplication factor m is 4, and FIG. 7 illustrates a case where eight inverters D1 to D8 are implemented when the multiplication factor m is 2. Indicates.

배타부정논리합수단(20)의 배타부정 논리합게이트(XNOR1∼XNORN)는 지연수단(10)의 각 인버터(D1∼DN)의 입력신호와 출력신호에 대해 배타부정논리합을 수행하여 출력신호(Y1∼YN)를 가산수단(30)으로 출력하는데, 이때 배타부정논리합게이트(XNOR1∼XNORN)는 프로그램에 의해 특정 레지스터에 저장되어 있는 인에이블신호(E)의 논리값에 따라서 인에이블 또는 디스에이블되고, 인에이블된 배타부정 논리합게이트는 배타부정논리합을 수행한 출력신호를 역펄스가산수단(30)으로 출력하고, 디스에이블된 배타부정논리합게이트는 '하이' 출력신호를 역펄스가산수단(30)으로 출력한다. 제6도에서는 인버터수(N)=8이고, 인에이블신호{E(0;7)} =11001100으로 세팅되어 체배수(m)=4이고, 듀티가 50%인 경우를 나타내고, 제7도에서는 인버터수(N)=8이고 인에이블신호{E(0;7)} =11100001로 세팅되어 체배수(m)=2이고, 듀티가 50%인 경우를 나타내고, 제9도에서는 인버터수(N)=5이고 인에이블신호{E(0;4)} =1100으로 세팅되어 체배수(m)=2이고, 듀티가 40%인 경우를 나타낸다.The exclusive negative logic sum gates XNOR1 to XNORN of the exclusive negative logic means 20 perform an exclusive negative logic on the input signals and output signals of the respective inverters D1 to DN of the delay means 10 to output signals Y1 to YN) is output to the adding means 30, where the exclusive negative logic gates XNOR1 to XNORN are enabled or disabled according to the logic value of the enable signal E stored in a specific register by a program. The enabled exclusive negative logic gate outputs the output signal which has performed the exclusive negative logic sum to the reverse pulse adding means 30, and the disabled exclusive negative logic gate outputs the 'high' output signal to the reverse pulse adding means 30. Output FIG. 6 shows a case where the number of inverters N is 8, the enable signal {E (0; 7)} = 11001100, the multiplication factor m is 4, and the duty is 50%. In the figure, the number of inverters (N) = 8 and the enable signal {E (0; 7)} = 11100001 are set to multiply the number (m) = 2, and the duty is 50%. N) = 5 and the enable signal {E (0; 4)} = 1100 is set so that the multiplication factor m is 2 and the duty is 40%.

역펄스가산수단(30)은 배타부정논리합수단(20)의 배타부정논리합게이트(XNOR1∼XNORN)의 출력신호(Y1∼YN)를 반전시켜 가산하여 제6n도, 제7j도와 제9g도와 같이 설정된 체배수(m)로 주파수 체배된 클럭신호를 출력한다.The inverse pulse adding means 30 inverts and adds the output signals Y1 to YN of the exclusive negative logic gates XNOR1 to XNORN of the exclusive negative logic means 20, and is set as shown in FIG. 6n, 7j, and 9g. A clock signal multiplied by a frequency multiplier (m) is output.

제4도와 제8도에 의해 설명되는 기수배(n)로 주파수 체배하는 경우는 제3도와 동일한 지연수단(10), 배타부정논리합수단(20)과 역펄스가산수단(30)에 의해 먼저 (2*기수)배에 해당하는 우수배로 주파수 체배한 다음 2분주수단(40)에서 2분주시키면 제8i도와 같이 원하는 기수배(n)로 주파수 체배된 클럭신호를 얻을 수 있다.In the case of frequency multiplication by the radix n described by FIG. 4 and FIG. 8, the delay means 10, the exclusive negative logic means 20 and the inverse pulse adding means 30 which are the same as in FIG. When the frequency is multiplied by an even multiple corresponding to 2 * odds times, and then divided by two in the two dividing means 40, a clock signal frequency multiplied by the desired radix n can be obtained as shown in FIG.

상술한 바와 같이 본 발명에 의한 주파수 체배회로는 특정 레지스터에 저장되어 있는 인에이블신호의 조합을 가변적으로 설정함으로써 임의의 체배수로 주파수 체배가 가능하고, 우수배로 주파수 체배할 경우 듀티를 가변시킬수 있을 뿐 아니라 주파수 체배된 클럭신호가 입력클럭신호에 비해 지연되더라도 동기화시킬수 있는 효과가 있다.As described above, the frequency multiplying circuit according to the present invention can variably set the enable signal stored in a specific register to multiply the frequency by an arbitrary multiplier, and the duty can be varied when the frequency multiplies by the even multiple. In addition, there is an effect that can be synchronized even if the frequency multiplied clock signal is delayed compared to the input clock signal.

Claims (8)

설정된 우수배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단; N개의 배타부정논리합게이트로 구성되어 상기 체배수 및 듀티에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단; 및 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단을 구비하며, 상기 배타부정논리합게이트는 상기 인버터의 입력신호를 반전시키기 위한 제1인버터; 상기 인버터의 출력신호를 반전시키기 위한 제2인버터; 상기 제2인버터의 출력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 출력신호를 전송하기 위한 제1전송게이트; 상기 제2인버터의 입력신호를 제1제어신호로 하고, 상기 제2인버터의 출력신호를 제2제어신호로 하여 상기 제1인버터의 입력신호를 전송하기 위한 제2전송게이트; 일측 입력단자에는 상기 인에이블신호가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트의 출력신호 및 상기 제2전송게이트의 출력신호가 인가되는 낸드게이트를 포함하는 것을 특징으로 하는 주파수 체배회로.Delay means for delaying a clock signal composed of N inverters according to the set multiple of the even-number multiple; Exclusive negative logic means for performing exclusive negative logic on the input signal and the output signal of the inverter in accordance with an enable signal which is composed of N exclusive negative logic gates and is set according to the multiplier and duty; And an inverse pulse adding means for inverting and adding an output signal of the exclusive negative logic gate to output a clock signal multiplied by the multiplication factor, wherein the exclusive negative logic gate is configured to invert an input signal of the inverter. 1 inverter; A second inverter for inverting an output signal of the inverter; A first transmission gate for transmitting the output signal of the first inverter with the output signal of the second inverter as the first control signal and the input signal of the second inverter as the second control signal; A second transmission gate for transmitting an input signal of the first inverter using the input signal of the second inverter as a first control signal and the output signal of the second inverter as a second control signal; The enable signal is applied to one input terminal, and the NAND gate to which the output signal of the first transmission gate and the output signal of the second transmission gate are applied to the other input terminal. . 제1항에 있어서, 상기 N개의 인버터의 지연시간은 입력되는 클럭신호의 반주기(T/2)를 N 등분한 펄스열을 얻기 위해 T/2N로 함을 특징으로 하는 주파수 체배회로.2. The frequency multiplier circuit according to claim 1, wherein the delay times of the N inverters are set to T / 2N to obtain a pulse train obtained by dividing the half period (T / 2) of the clock signals input by N. 제1항에 있어서, 동일한 수의 상기 인버터로 구성된 경우에도 상기 인에이블신호의 조합에 따라서 체배수가 달라짐을 특징으로 하는 주파수 체배회로.2. The frequency multiplier circuit according to claim 1, wherein the multiplication factor varies according to the combination of the enable signals even when the inverters are configured with the same number of inverters. 설정된 (2*기수)배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단; N개의 배타부정논리합게이트로 구성되어 상기 체배수에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단; 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스가산수단;과 상기 역펄스가산수단에서 출력되는 상기 클럭신호를 2분주하여 기수배로 주파수 체배된 클럭신호를 출력하기 위한 2분주수단을 포함함을 특징으로 하는 주파수 체배회로.Delay means for delaying a clock signal composed of N inverters according to the set (multiplied by multiples) times multiple times; Exclusive negative logic means for performing exclusive negative logic on an input signal and an output signal of the inverter in accordance with an enable signal configured by N exclusive negative logic gates and set according to the multiplication factor; Inverse pulse adding means for outputting a clock signal multiplied by the multiplier by inverting and adding the output signal of the exclusive negative logic gate; and dividing the clock signal output from the inverse pulse adding means by two times to multiply frequency by an odd multiple; And a frequency divider means for outputting the clock signal. 제4항에 있어서, 상기 체배수로 주파수 체배된 클럭신호의 듀티는 50%로 고정됨을 특징으로 하는 주파수 체배회로.5. The frequency multiplier circuit according to claim 4, wherein the duty of the clock signal multiplied by the multiplier is fixed at 50%. 제4항에 있어서, 상기 배타부정논리합게이트는 상기 인버터의 입력신호를 반전시키기 위한 제1인버터; 상기 인버터의 출력신호를 반전시키기 위한 제2인버터; 상기 제2인버터의 출력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 출력신호를 전송하기 위한 제1전송게이트; 상기 제2인버터의 입력신호를 제1제어신호로 하고, 상기 제2인버터의 출력신호를 제2제어신호로 하여 상기 제1인버터의 입력신호를 전송하기 위한 제2전송게이트; 일측 입력단자에는 상기 인에이블신호가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트의 출력신호 및 상기 제2전송게이트의 출력신호가 인가되는 낸드게이트로 구성됨을 특징으로 하는 주파수 체배회로.5. The system of claim 4, wherein the exclusive negative logic gate comprises: a first inverter for inverting an input signal of the inverter; A second inverter for inverting an output signal of the inverter; A first transmission gate for transmitting the output signal of the first inverter with the output signal of the second inverter as the first control signal and the input signal of the second inverter as the second control signal; A second transmission gate for transmitting an input signal of the first inverter using the input signal of the second inverter as a first control signal and the output signal of the second inverter as a second control signal; And a NAND gate to which the enable signal is applied to one input terminal, and an output signal of the first transmission gate and an output signal of the second transmission gate to the other input terminal. 제4항에 있어서, 상기 N개의 인버터의 지연시간은 입력되는 클럭신호의 반주기(T/2)를 N 등분한 펄스열을 얻기 위해 T/2N로 함을 특징으로 하는 주파수 체배회로.5. The frequency multiplier circuit according to claim 4, wherein the delay times of the N inverters are set to T / 2N to obtain a pulse train obtained by dividing the half period (T / 2) of the clock signals input by N. 제4항에 있어서, 동일한 수의 상기 인버터로 구성된 경우에도 상기 인에이블신호의 조합에 따라서 체배수가 달라짐을 특징으로 하는 주파수 체배회로.5. The frequency multiplier circuit according to claim 4, wherein the multiplication factor varies according to the combination of the enable signals even when the inverters are configured with the same number of inverters.
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