Claims (10)
설정된 우수배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단과; N개의 배타부정논리합게이트로 구성되어 상기 체배수 및 듀티에 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 배타부정논리합을 수행하기 위한 배타부정논리합수단; 과 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체베된 클럭신호를 출력하기 위한 역펄스가산수단을 포함함을 특징으로 하는 주파수 체배회로.Delay means for delaying an input clock signal composed of N inverters according to the set multiple of the even-number multiple; Exclusive negative logic means for performing an exclusive negative logic sum on an input signal and an output signal of the inverter in accordance with an enable signal set to the body multiplier and duty, respectively, comprising N exclusive negative logic gates; And an inverse pulse adding means for inverting and adding an output signal of the exclusive negative logic gate to output a clock signal frequency-frequency-multiplied by the multiplication factor.
제1항에 있어서, 상기 체배수로 주파수 체배된 클럭신호의 듀티는 상기 인에이블신호의 조합에 따라서 가변적임을 특징으로 하는 주파수 체배회로.The frequency multiplier circuit of claim 1, wherein the duty cycle of the clock signal multiplied by the multiplier is variable according to a combination of the enable signals.
제1항에 있어서, 상기 배타부정논리합게이트는 상기 인버터의 입력신호를 반전시키기 위한 제1인버터; 상기 인버터의 출력신호를 반전시키기 위한 제2인버터; 상기 제2인버터의 출력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 출력신호를 전송하기 위한 제1전송게이트; 상기 제2인버터의 입력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 입력신호를 전송하기 위한 제2전송게이트; 일측 입력단자에는 상기 인에이블신호가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트의 출력신호 및 상기 제2전송게이트의 출력신호가 인가되는 낸드게이트로 구성됨을 특징으로 하는 주파수 체배회로.The inverter circuit of claim 1, wherein the exclusive negative logic gate comprises: a first inverter for inverting an input signal of the inverter; A second inverter for inverting an output signal of the inverter; A first transmission gate for transmitting the output signal of the first inverter with the output signal of the second inverter as the first control signal and the input signal of the second inverter as the second control signal; A second transmission gate configured to transmit the input signal of the first inverter using the input signal of the second inverter as the first control signal and the input signal of the second inverter as the second control signal; And a NAND gate to which the enable signal is applied to one input terminal, and an output signal of the first transmission gate and an output signal of the second transmission gate to the other input terminal.
제1항에 있어서, 상기 N개의 인버터의 지연시간은 입력되는 클럭신호의 반주기(T/2)를 N등분할 펄스열을 얻기 위해 T/2N로 함을 특징으로 하는 주파수 체배회로.2. The frequency multiplier circuit according to claim 1, wherein the delay times of the N inverters are set to T / 2N in order to obtain an N-divided pulse train (T / 2) of the input clock signals.
제1항에 있어서, 동일한 수의 상기 인버터로 구성된 경우에도 상기 인에이블신호의 조합에 따라서 체배수가 달라짐을 특징으로 하는 주파수 체배회로.2. The frequency multiplier circuit according to claim 1, wherein the multiplication factor varies according to the combination of the enable signals even when the inverters are configured with the same number of inverters.
설정된(2*기수)배의 체배수에 따라서 N개의 인버터로 구성되어 입력되는 클럭신호를 지연시키기 위한 지연수단; N개의 배타부정논리합게이트로 구성되어 상기 체배수에 따라 각각 설정되는 인에이블신호에 따라서 상기 인버터의 입력신호와 출력신호에 대해 베타부정논리합을 수행하기 위한 배타부정논리합수단; 상기 배타부정논리합게이트의 출력신호를 반전시켜 가산하여 상기 체배수로 주파수 체배된 클럭신호를 출력하기 위한 역펄스 가산수단; 과 상기 역펄스가산수단에서 출력되는 상기 클럭신호를 2분주하여 기수배로 주파수 체배된 클럭신호를 출력하기 위한 2분주수단을 포함함을 특징으로 하는 주파수 체배회로.Delay means for delaying an input clock signal composed of N inverters according to a set multiple of a multiple (2 * odd) times; Exclusive negative logic means for performing beta negative logic on the input signal and the output signal of the inverter in accordance with an enable signal which is composed of N exclusive negative logic gates and is set according to the multiplication factor; Inverse pulse adding means for inverting and adding an output signal of the exclusive negative logic gate to output a clock signal multiplied by the multiplication factor; And two dividing means for dividing the clock signal output from the inverse pulse adding means and outputting a clock signal multiplied by an odd multiple.
제6항에 있어서, 상기 체배수로 주파수 체배된 클럭신호의 듀티는 50%로 고정됨을 특징으로 하는 주파수 체배회로.7. The frequency multiplier circuit according to claim 6, wherein the duty of the clock signal multiplied by the multiplier is fixed at 50%.
제6항에 있어서, 상기 배타부정논리합게이트는 상기 인버터의 입력신호를 반전시키기 위한 제1인버터; 상기 인버터의 출력신호를 반전시키기 위한 제2인버터; 상기 제2인버터의 출력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 출력신호를 전송하기 위한 제1전송게이트; 상기 제2인버터의 입력신호를 제1제어신호로 하고, 상기 제2인버터의 입력신호를 제2제어신호로 하여 상기 제1인버터의 입력신호를 전송하기 위한 제2전송게이트; 일측 입력단자에는 상기 인에이블신호가 인가되고, 다른 일측 입력단자에는 상기 제1전송게이트의 출력신호 및 상기 제2전송게이트의 출력신호가 인가되는 낸드게이트로 구성됨을 특징으로 하는 주파수 체배회로.7. The system of claim 6, wherein the exclusive negative logic gate comprises: a first inverter for inverting an input signal of the inverter; A second inverter for inverting an output signal of the inverter; A first transmission gate for transmitting the output signal of the first inverter with the output signal of the second inverter as the first control signal and the input signal of the second inverter as the second control signal; A second transmission gate configured to transmit the input signal of the first inverter using the input signal of the second inverter as the first control signal and the input signal of the second inverter as the second control signal; And a NAND gate to which the enable signal is applied to one input terminal, and an output signal of the first transmission gate and an output signal of the second transmission gate to the other input terminal.
제6항에 있어서, 상기 N개의 인버터의 지연시간은 입력되는 클럭신호의 반주기(T/2)를 N등분할 펄스열을 얻기 위해 T/2N로 함을 특징으로 하는 주파수 체배회로.7. The frequency multiplier circuit according to claim 6, wherein the delay times of the N inverters are set to T / 2N to obtain N equal division pulse sequences of the half cycle (T / 2) of the input clock signals.
제6항에 있어서, 동일한 수의 상기 인버터로 구성된 경우에도 상기 인에이블신호의 조합에 따라서 체배수가 달라짐을 특징으로 하는 주파수 체배회로.7. The frequency multiplier circuit according to claim 6, wherein the multiplication factor is varied depending on the combination of the enable signals even when the inverters are configured with the same number of inverters.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.