KR100247033B1 - 동기식 전송시스템에서 데이터 통신 채널의 클럭 장애 검출 및 보상장치 - Google Patents
동기식 전송시스템에서 데이터 통신 채널의 클럭 장애 검출 및 보상장치 Download PDFInfo
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Abstract
본 발명은 동기식 전송시스템에서 송신되는 클럭을 입력받아 상기 입력된 송신 클럭을 감시하고, 상기 송신 클럭을 감시한 결과에 대응되는 신호를 출력하는 송신 클럭 감시부와, 수신되는 클럭을 입력받아 상기 입력된 수신 클럭을 감시하고, 상기 수신 클럭을 감시한 결과에 대응되는 신호를 출력하는 수신 클럭 감시부와, 소정 기준 클럭과 상기 송신 클럭 감시부로부터 상기 송신 클럭을 감시한 결과에 대응되는 신호와 상기 송신되는 클럭을 입력받아 상기 송신 클럭의 장애를 보상하는 송신 클럭 보상부와, 상기 기준 클럭과 상기 수신 클럭 감시부로부터 상기 수신 클럭을 감시한 결과에 대응되는 신호와 상기 수신되는 클럭을 입력받아 상기 수신 클럭의 장애를 보상하는 수신 클럭 보상부를 구비한다.
따라서, 본 발명은 동기식 전송시스템에서 데이터 통신 채널의 송수신 클럭 장애 발생을 검출하고, 장애가 발생된 클럭을 보상할 수 있다.
Description
본 발명은 동기식 전송시스템에 관한 것으로, 특히 동기식 전송시스템에서 데이터 통신 채널의 클럭 장애를 검출하여 보상하는 장치에 관한 것이다.
동기식 전송시스템에서 네트워크 엘리먼트(Network Element:이하 "NE"라 칭함)와 NE간의 데이터 통신을 위한 데이터 통신 채널(Data Communication Channel)처리는 시스템 망관리 제어 기능을 위한 필수적인 기능이다.
종래 데이터 통신 채널 처리기는 입력되는 데이터 통신 채널 신호에 대한 장애 여부의 판별없이 데이터가 처리되므로 데이터 통신 채널 장애시 정확한 장애 발생 여부를 판별하기 어렵다. 또한, 종래 데이터 통신 채널 처리기의 과중한 부하가 발생되어 다중의 데이터 통신 채널 처리기를 포함하는 시스템에서는 전체의 데이터 통신 채널 처리에 장애가 되는 문제점이 있다. 한편, 장애 데이터 통신 채널 신호가 다시 정상적으로 복구되었을 때 데이터 통신 채널 처리기에 의해 다시 처리되기 위해서는 복잡한 과정의 데이터 통신 채널 처리기 초기화 과정이 이루어져야 하는 문제점이 있다.
따라서, 본 발명의 목적은 동기식 전송시스템에서 데이터 통신 채널의 클럭 장애를 검출하는 장치를 제공함에 있다.
본 발명의 다른 목적은 동기식 전송시스템에서 데이터 통신 채널의 클럭 장애를 보상하는 장치를 제공함에 있다.
이러한 목적들을 달성하기 위한 본 발명은 동기식 전송시스템에서 송신되는 클럭을 입력받아 상기 입력된 송신 클럭을 감시하고, 상기 송신 클럭을 감시한 결과에 대응되는 신호를 출력하는 송신 클럭 감시부와, 수신되는 클럭을 입력받아 상기 입력된 수신 클럭을 감시하고, 상기 수신 클럭을 감시한 결과에 대응되는 신호를 출력하는 수신 클럭 감시부를 구비하는 것을 특징으로 한다. 또한, 본 발명은 동기식 전송시스템에서 소정 기준 클럭과 상기 송신 클럭 감시부로부터 상기 송신 클럭을 감시한 결과에 대응되는 신호와 상기 송신되는 클럭을 입력받아 상기 송신 클럭의 장애를 보상하는 송신 클럭 보상부와, 상기 기준 클럭과 상기 수신 클럭 감시부로부터 상기 수신 클럭을 감시한 결과에 대응되는 신호와 상기 수신되는 클럭을 입력받아 상기 수신 클럭의 장애를 보상하는 수신 클럭 보상부를 구비하는 것을 특징으로 한다. 게다가, 본 발명은 동기식 전송시스템에서 상기 송신 클럭 감시부로부터 상기 송신 클럭에 대한 장애 발생 유무를 나타내는 신호와, 상기 수신 클럭 감시부로부터 상시 수신 클럭에 대한 장애 발생 유무를 나타내는 신호를 입력받아 클럭의 장애 채널을 표시하는 장애 채널 표시부를 구비하는 것을 특징으로 한다.
도 1은 본 발명의 실시예에 따른 동기식 전송시스템에서 데이터 통신 채널 클럭 장애 검출 및 보상 장치의 블록 구성도.
도 2는 본 발명의 구체적인 실시예에 따른 동기식 전송시스템에서 데이터 통신 채널 클럭 장애 검출 및 보상 회로도.
도 3은 본 발명의 실시예에 따른 신호의 타이밍도.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성용소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
도 1은 본 발명의 실시예에 따른 동기식 전송시스템에서 데이터 통신 채널 클럭 장애 검출 및 보상 장치의 블록 구성도로서, 송신클럭 감시부(110)와 송신클럭 보상부(120)와 수신클럭 감시부(130)와 수신클럭 보상부(140)와 장애 채널 표시부(150)와 데이터 통신 채널 처리부(160)로 구성된다.
도 1을 참조하여 본 발명의 실시예에 따른 동기신 전송시스템에서 데이터 통신 채널의 클럭 장애를 검출하고, 장애가 발생된 클럭을 보상하는 장치의 동작을 설명한다. 송신클럭 감시부(110)는 송신되는 클럭(TXDCC_CKIN)을 입력받아 상기 입력된 송신클럭을 감시하고, 상기 송신클럭을 감시한 결과에 대응되는 신호를 송신클럭 보상부(120)로 출력한다.
송신클럭 보상부(120)는 자체클럭(REF_CK)과 송신클럭 감시부(110)로부터 상기 송신클럭을 감시한 결과에 대응되는 신호와 상기 송신되는 클럭을 입력받아 상기 송신클럭의 장애를 보상하여 데이터 통신 채널 처리부(160)로 출력한다.
수신클럭 감시부(130)는 수신되는 클럭을 입력받아 상기 입력된 수신클럭을 감시하고, 상기 수신클럭을 감시한 결과에 대응되는 신호를 수신클럭 보상부(140)로 출력한다.
수신클럭 보상부(140)는 상기 자체클럭과 수신클럭 감시부(130)로부터 상기 수신클럭을 감시한 결과에 대응되는 신호와 상기 수신되는 클럭을 입력받아 상기 수신클럭의 장애를 보상하여 데이터 통신 채널 처리부(160)로 출력한다.
장애 채널 표시부(150)는 송신클럭 감시부(110)로부터 상기 송신클럭에 대한 장애 발생을 나타내는 신호와, 수신클럭 감시부(130)로부터 상시 수신클럭에 대한 장애 발생을 나타내는 신호를 입력받아 클럭의 장애 채널을 표시한다.
데이터 통신 채널 처리부(160)는 송신클럭 보상부(120)로부터 보상된 송신클럭을 입력받고, 수신클럭 보상부(140)로부터 보상된 수신클럭을 입력받는다.
도 2는 본 발명의 구체적인 실시예에 따른 동기식 전송시스템에서 데이터 통신 채널 클럭 장애 검출 및 보상 회로도이다.
도 3은 본 발명의 실시예에 따른 동기식 전송시스템에서 데이터 통신 채널 클럭의 장애 검출 및 보상 회로에서 입출력되는 신호의 파형도로서, 각 신호는 다음과 같다. (a)신호는 송신클럭(TXDCC_CKIN)의 상태를 나타내고, (b)신호는 수신클럭(RXDCC_CKIN)의 상태를 나타내고, (c)신호는 자체 클럭(REF_CK)의 상태를 나타낸다. (d)신호는 상기 송신클럭의 장애 발생 여부를 나타내는 신호(TXDCC_FAIL)이고, (e)신호는 상기 수신클럭의 장애 발생 여부를 나타내는 신호(RXDCC_FAIL)이고, (h)신호는 상기 송신클럭 또는 상기 수신클럭의 장애 발생으로 데이터 통신 채널 처리의 오동작 발생 여부를 나타내는 신호(DCC_FAIL)이다. (f)신호는 정상적인 송신클럭 또는 상기 송신클럭의 장애 발생시 보상된 클럭의 상태를 나타내는 신호(TXDCC_CKOUT)이고, (g)신호는 정상적인 수신클럭 또는 상기 수신클럭의 장애 발생시 보상된 클럭의 상태를 나타내는 신호(RXDCC_CKOUT)이다.
도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 동기식 전송시스템에서 데이터 통신 채널 클럭 장애를 검출하여 보상하는 장치의 동작을 설명한다. 송신클럭 감시부(110)는 구체적인 실시예로 도 2에 도시된 것과 같이 단안정 멀티바이브레이터(monostable multivibrator)로 구현될 수 있다. 송신클럭 감시부(110)는 상기 송신클럭을 입력받아 장애 발생 여부를 감시하고, 상기 송신클럭의 장애 발생 여부에 대응되는 신호를 출력한다. 송신클럭 감시부(110)는 상기 송신클럭을 입력받아 상기 입력된 송신클럭이 일정시간 검출되지 않으면, 장애가 발생된 것으로 판단하고 그에 대응되는 신호를 출력한다. 송신클럭 감시부(110)는 상기 송신클럭을 입력받아 상기 입력된 송신클럭이 정상적으로 검출되면, 도 3에 도시된 것과 같이 하이신호를 출력한다.
이와 달리, 송신클럭 감시부(110)는 상기 송신클럭을 입력받아 상기 입력된 송신클럭이 일정시간(T1) 동안 검출되지 않으면, 상기 송신클럭에 장애가 발생된 것으로 판단하여 도 3에 도시된 것과 같이 로우신호를 출력한다. 상기 일정시간(T1)은 하기 수학식 1에 의해 저항(R1)과 캐패시터(C1)의 값에 따라 결정된다.
본 발명의 구체적인 실시예에 따른 송신클럭 보상부(120)는 도 2에 도시된 것과 같이 제1,2낸드게이트(121,122)와 제1앤드게이트(123)로 구성된다. 송신클럭 보상부(120)는 송신클럭(a)과 자체클럭(c)과 송신클럭 감시부(110)로부터 출력되는 상기 송신클럭 상태에 대응되는 신호(d)를 입력받아 상기 장애가 발생된 송신클럭을 보상하여 출력한다. 즉, 제1낸드게이트(121)는 상기 송신클럭(a)과 송신클럭 감시부(110)의 출력단(Q)에서 출력되는 상기 송신클럭의 상태에 대응되는 신호(d)를 입력받고, 상기 입력된 신호들을 낸드(NAND) 논리에 따라 제1신호를 출력한다. 또한, 제2낸드게이트(122)는 송신클럭 감시부(110)의 출력단(
)에서 출력되는 신호와 자체클럭(c)를 입력받고, 상기 입력된 신호들을 낸드 논리에 따라 제2신호를 출력한다. 제1앤드게이트(123)는 제1낸드게이트(121)에서 출력되는 상기 제1신호와 제2낸드게이트(122)에서 출력되는 상기 제2신호를 입력받고, 상기 입력된 신호들을 앤드(AND) 논리에 따라 (f)와 같이 송신클럭에 발생된 장애를 보상한 신호를 출력한다.
한편, 수신클럭 감시부(130)는 구체적인 실시예로 도 2에 도시된 것과 같이 단안정 멀티바이브레이터(monostable multivibrator)로 구현될 수 있다. 수신클럭 감시부(130)은 상기 수신클럭을 입력받아 장애 발생 여부를 감시하고, 상기 수신클럭의 장애 발생 여부에 대응되는 신호를 출력한다. 수신클럭 감시부(130)은 상기 수신클럭을 입력받아 상기 입력된 수신클럭이 일정시간 검출되지 않으면, 장애가 발생된 것으로 판단하고 그에 대응되는 신호를 출력한다. 수신클럭 감시부(130)은 상기 수신클럭을 입력받아 상기 입력된 수신클럭이 정상적으로 검출되면, 도 3에 도시된 것과 같이 하이신호를 출력한다. 이와 달리, 수신클럭 감시부(130)은 상기 수신클럭을 입력받아 상기 입력된 수신클럭이 일정시간(T1) 동안 검출되지 않으면, 상기 수신클럭에 장애가 발생된 것으로 판단하여 도 3에 도시된 것과 같이 로우신호를 출력한다. 상기 일정시간(T2)은 하기 수학식 2에 의해 저항(R2)과 캐패시터(C2)의 값에 따라 결정된다.
본 발명의 구체적인 실시예에 따른 수신클럭 보상부(140)는 도 2에 도시된 것과 같이 제3,4낸드게이트(141,142)와 앤드게이트(143)로 구성된다. 수신클럭 보상부(140)는 수신클럭(b)과 자체클럭(c)과 수신클럭 감시부(130)로부터 출력되는 상기 수신클럭 상태에 대응되는 신호(e)를 입력받아 상기 장애가 발생된 수신클럭을 보상하여 출력한다. 즉, 제3낸드게이트(141)는 상기 수신클럭(b)과 수신클럭 감시부(130)의 출력단(Q)에서 출력되는 상기 수신클럭의 상태에 대응되는 신호(e)를 입력받고, 상기 입력된 신호들을 낸드(NAND) 논리에 따라 제3신호를 출력한다. 또한, 제4낸드게이트(142)는 수신클럭 감시부(130)의 출력단(
)에서 출력되는 신호와 자체클럭(c)를 입력받고, 상기 입력된 신호들을 낸드 논리에 따라 제4신호를 출력한다. 제2앤드게이트(143)는 제3낸드게이트(141)에서 출력되는 상기 제3신호와 제4낸드게이트(142)에서 출력되는 상기 제4신호를 입력받고, 상기 입력된 신호들을 앤드(AND) 논리에 따라 (g)와 같이 수신클럭에 발생된 장애를 보상한 신호를 출력한다.
본 발명의 구체적인 실시예에 따른 장애 채널 표시부(150)는 도 2에 도시된 것과 같이 앤드게이트로 구현될 수 있다. 장애 채널 표시부(150)는 송신클럭 감시부110의 출력단(Q)에서 출력되는 상기 송신클럭의 장애 발생 여부를 나타내는 신호(d)와 수신클럭 감시부(130)의 출력단(Q)에서 출력되는 상기 수신클럭의 장애 발생 여부를 나타내는 신호(e)를 입력받아 앤드 논리에 따라 (h)와 같은 송신 클럭 또는 수신 클럭의 장애 발생 여부를 알리는 신호를 출력한다.
상술한 바와 같이 본 발명은 동기식 전송시스템에서 송수신 클럭을 감시하여 클럭의 장애 발생 여부를 파악하고, 상기 클럭에 발생된 장애를 보상할 수 있는 이점이 있다. 또한, 본 발명은 동기식 전송시스템에서 1개 이상의 다중 데이터 통신 채널 처리기를 필요로 하는 경우 장애가 발생된 송수신 클럭을 사용하지 않으므로 데이터 통신 채널 처리의 신뢰성을 향상시킬 수 있다.
Claims (6)
- 동기식 전송시스템에서 데이터 통신 채널의 클럭 장애를 검출 및 보상하는 장치에 있어서,송신되는 클럭을 입력받아 상기 입력된 송신클럭을 감시하고, 상기 송신클럭을 감시한 결과에 대응되는 신호를 출력하는 송신클럭 감시부와,수신되는 클럭을 입력받아 상기 입력된 수신클럭을 감시하고, 상기 수신클럭을 감시한 결과에 대응되는 신호를 출력하는 수신클럭 감시부와,자체클럭과 상기 송신클럭 감시부로부터 상기 송신클럭을 감시한 결과에 대응되는 신호와 상기 송신되는 클럭을 입력받아 상기 송신클럭의 장애를 보상하는 송신클럭 보상부와,상기 자체클럭과 상기 수신클럭 감시부로부터 상기 수신클럭을 감시한 결과에 대응되는 신호와 상기 수신되는 클럭을 입력받아 상기 수신클럭의 장애를 보상하는 수신클럭 보상부와,상기 송신클럭 감시부로부터 상기 송신클럭에 대한 장애 발생 유무를 나타내는 신호와, 상기 수신클럭 감시부로부터 상시 수신클럭에 대한 장애 발생 유무를 나타내는 신호를 입력받아 상기 송신클럭 또는 상기 수신클럭의 장애 발생 채널을 표시하는 장애 채널 표시부로 구성되는 것을 특징으로 하는 동기식 전송시스템에서 통신 채널 데이터 클럭 장애를 검출 및 보상하는 장치.
- 제1항에 있어서, 상기 송신클럭 감시부는,단안정 멀티바이브레이터로 구현되며, 상기 입력된 송신클럭이 일정시간 이상 검출되지 않으면, 상기 송신클럭에 이상이 발생된 것으로 판단하고, 상기 송신클럭의 장애 발생을 알리는 신호를 출력하는 것을 특징으로 하는 동기식 전송시스템에서 데이터 통신 채널의 클럭 장애를 검출 및 보상하는 장치.
- 제1항에 있어서, 상기 수신클럭 감시부는,단안정 멀티바이브레이터로 구현되며, 상기 입력된 수신클럭이 일정시간 이상 검출되지 않으면, 상기 수신클럭에 이상이 발생된 것으로 판단하고, 상기 수신클럭의 장애 발생을 알리는 신호를 출력하는 것을 특징으로 하는 동기식 전송시스템에서 데이터 통신 채널 클럭 장애를 검출 및 보상하는 장치.
- 제1항에 있어서, 상기 송신클럭 보상부는,상기 송신클럭과 상기 송신클럭의 장애 발생 여부를 나타내는 신호를 입력받아 출력하는 제1낸드게이트와,상기 자체클럭과 상기 송신클럭 감시부로부터 출력되는 신호를 입력받아 출력하는 제2낸드게이트와,상기 제1낸드게이트에서 출력되는 신호와 상기 제2낸드게이트에서 출력되는 신호를 입력받아 보상된 송신클럭을 출력하는 앤드게이트로 구성되는 것을 특징으로 하는 동기식 전송시스템에서 데이터 통신 채널 클럭의 장애를 검출 및 보상하는 장치.
- 제1항에 있어서, 상기 수신클럭 보상부는,상기 수신클럭과 상기 수신클럭의 장애 발생 여부를 나타내는 신호를 입력받아 출력하는 제3낸드게이트와,상기 자체클럭과 상기 수신클럭 감시부로부터 출력되는 신호를 입력받아 출력하는 제4낸드게이트와,상기 제3낸드게이트에서 출력되는 신호와 상기 제4낸드게이트에서 출력되는 신호를 입력받아 보상된 수신클럭을 출력하는 앤드게이트로 구성되는 것을 특징으로 하는 동기식 전송시스템에서 데이터 통신 채널 클럭의 장애를 검출 및 보상하는 장치.
- 제1항에 있어서, 상기 장애 채널 표시부는,상기 송신클럭 감시부에서 출력되는 송신클럭의 장애 발생 여부를 나타내는 신호와 상기 수신클럭 감시부에서 출력되는 수신클럭의 장애 발생 여부를 나타내는 신호를 입력받아 상기 송신클럭 또는 상기 수신클럭의 장애 발생을 나타내는 신호를 출력하는 앤드게이트로 구현되는 것을 특징으로 하는 동기식 전송시스템에서 데이터 통신 채널 클럭의 장애를 검출 및 보상하는 장치.
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|---|---|---|---|
| KR1019970043723A KR100247033B1 (ko) | 1997-08-30 | 1997-08-30 | 동기식 전송시스템에서 데이터 통신 채널의 클럭 장애 검출 및 보상장치 |
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| KR1019970043723A KR100247033B1 (ko) | 1997-08-30 | 1997-08-30 | 동기식 전송시스템에서 데이터 통신 채널의 클럭 장애 검출 및 보상장치 |
Publications (2)
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| KR19990020263A KR19990020263A (ko) | 1999-03-25 |
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| KR19990020263A (ko) | 1999-03-25 |
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