KR100244711B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 금속막의 피복 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명은, 집적회로가 형성된 반도체 기판 상부에 제 1 금속 배선을 형성하는 단계; 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상부에 SOG막을 도포 및 1차 경화하는 단계; 상기 SOG막 상부에 제 2 층간 절연막을 형성하는 단계; 상기 제 1 금속 배선의 소정 부분이 노출되도록 제 2 층간 절연막, SOG막 및 제 1 층간 절연막을 식각하는 단계; 상기 노출된 SOG막을 2차 경화하는 단계; 상기 비아홀 측벽에 스페이서를 형성하는 단계; 및 상기 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 금속막의 피복 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재의 초고집적 0.35㎛급 이하의 소자의 평탄화 문제는 소자를 제조하는데 있어 중요한 문제로 대두되었다. 따라서 소자의 토폴로지(topology)를 개선하기 위하여 현재에는 블랭킷 텅스텐 증착과 에치백 공정을 진행하여 비아 필링(via filling)시키는 방법이 주류를 이루었는데, 이러한 경우, 텅스텐 잔류물을 제거하면서, 과도 식각에 의한 플러그의 축소등이 문제시 되었다. 따라서 종래에는 소자의 금속 배선 공정시 표면 토폴로지를 감소시키기 위한 평탄화 방법으로 SOG(spin on glass)를 이용하여 평탄화를 이루는 방법이 통용되었다.
SOG는 산소, 수소 및 탄소의 결합으로 이루어진 유기 화합물로서, 유동성이 큰 물질이다. 이러한 SOG는 실록산, 또는 실리케이트와 알콜 용제로 구성된 액상물질로서 절연층의 공동(void)를 제거할 수 있으며, 증착 공정이 간단하고 가격이 저렴한 장점이 있는 절연물이다.
상기한 SOG를 평탄화막으로 이용하여 금속 배선을 이룬 종래의 한 예를 도면을 이용하여 살펴보면, 도 1에 도시된 바와 같이, 트랜지스터를 구비하는 통상의 공정이 진행된 반도체 기판(1) 상에, 제 1 금속 배선층(도시되지 않음)이 형성되고, 제 1 금속 배선층이 형성된 반도체 기판(1) 상에 제 1 층간 절연막(2 ; inter metal oxide, 이하 IMO막로 기재함)이 약 1000Å의 두께로 형성된다. 이어서, SOG막(3)이 제 1 IMO(2) 상부에 소정 두께로 도포 및 경화되고, SOG막(3) 상부에 제 2 IMO막(4)를 5000 내지 6000Å의 두께로 증착한다.
그후, 이후에 형성되어질 상층 배선과의 접촉을 위하여, 제 1 금속 배선층(도시되지 않음)과 소정 부분 접촉되도록 비아홀이 형성된다. 여기서, 비아홀은 상층 금속 배선간의 접촉을 용이하게 하도록 하기 위하여, 입구부 즉 제 2 IMO막(4)부분은 습식 등방성 에칭에 의하여 넓게 형성하고, 접촉부는 건식 에칭에 의하여 좁게 형성한다.
이때, 상기 비아홀을 형성하기 위한 공정시, 비아홀 측벽에 SOG막(3)이 노출되어, 이 SOG막(3)에 포함된 수분이 외부로 확산될 수 있다. 따라서, 종래에는 SOG막(3)내의 수분이 외방 확산됨을 방지하기 위하여, 2차 경화 공정을 실시한다.
그후, 결과물 상부에 베리어 금속막(5) 및 금속 배선(6)을 순차적으로 형성한다.
그러나, 상기와 같이, 비아홀 측벽의 SOG막(4)의 외방 확산을 방지하기 위하여 2차적으로 경화를 실시하게 되면, 도 1에 도시된 바와 같이, 비아홀 측벽의 SOG막(4)이 내측으로 오목하게 함몰되는 형상 변형이 발생된다.
이로 인하여, 후속으로 진행되는 베리어 금속막(5) 및 금속 배선(6)이 고르게 피복되지 않게 되어, 금속 배선의 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 SOG막의 2차적 경화로 인하여, 비아홀의 측벽 부분이 함몰된 것을 용이하게 보상하여, 금속막이 고르게 피복될 수 있도록 하는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
제1도는 종래의 반도체 소자의 제조방법을 설명하기 위한 도면.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 반도체 소자의 요부 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 반도체 기판 12 : 제 1 IMO
13 : SOG막 14 : 제 2 IMO
15A : 스페이서
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 집적회로가 형성된 반도체 기판 상부에 제 1 금속 배선을 형성하는 단계; 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상부에 SOG막을 도포 및 1차 경화하는 단계; 상기 SOG막 상부에 제 2 층간 절연막을 형성하는 단계; 상기 제 1 금속 배선의 소정 부분이 노출되도록 제 2 층간 절연막, SOG막 및 제 1 층간 절연막을 식각하는 단계; 상기 노출된 SOG막을 2차 경화하는 단계; 상기 비아홀 측벽에 스페이서를 형성하는 단계; 및 상기 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, SOG막의 2차적 경화로 인하여, 비아홀의 측벽 부분이 함몰된 것을 용이하게 보상하여, 금속막이 고르게 피복될 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 반도체 소자의 요부 단면도이다.
먼저, 도 2a를 참조하여, 집적회로가 형성된 토폴로지를 갖는 반도체 기판(11) 상부에 제 1 금속 배선(도시되지 않음)이 형성되고, 그 상부에 제 1IMO(12)r가 약 800 내지 1200Å의 두께로 형성된다. 이어서, 제 1 IMO(12) 상부에는 하부의 토폴로지를 평탄하게 할 수 있는 SOG막(13)이 소정 두께로 도포된다음, 소정온도에서 경화된다. 그후, SOG막(13) 상부에 제 2 IMO(14)를 5000 내지 6000Å의 두께로 증착한다. 여기서, IMO막(12,14)은 SOG막(13)과 이후에 형성되어질 금속막이 직접 접촉하지 않도록, 즉, 금속 배선이 SOG막(13)과 직접 접속되어 부식되는 것을 방지하기 위하여, 금속과 반응성이 없는 절연막 예를들어 실리콘 산화막으로 형성된다.
그후, 제 1 금속 배선층(도시되지 않음)과 이후에 형성될 상층 배선을 접속시키기 위하여, 상기 제 2 IMO막(14), SOG막(13), 제 1 IMO막(12)의 소정 부분을 식각하여, 비아홀을 형성한다. 상기 비아홀 형성시, 비아홀을 금속 배선간의 접촉을 용이하게 하도록 하기 위하여, 입구부 즉, 제 2 IMO막(14) 부분은 습식 에칭에 의하여 넓게 형성하고, 접촉부 즉, SOG막(13) 및 제 1 IMO막(12)은 건식 에칭에 의하여 좁게 형성한다.
이때, 상기 비아홀을 형성으로, 노출되는 SOG막(3)의 수분이 외방 확산됨을 방지하기 위하여, 2차적으로 경화 공정을 실시한다. 이때, 2차 경화 공정에 의하여 SOG막(13)은 비아홀 내측으로 소정의 함몰부(H)가 형성된다. 이어서, 결과물 상부에 제 3IMO(15)이 소정 두께로 형성된다. 여기서, 상기 제 3 IMO막(15)은 SOG(13)의 함몰부(H)를 보상하기 위하여 형성된다.
그후, 도 2b에 도시된 바와 같이, 상기 SOG막(13)의 함몰부(H)를 보상하기 위하여, 제 3 IMO막(15)은 상기 제 1 금속 배선(도시되지 않음)이 노출되도록 이방성 드라이 에칭되어, 비아홀 측벽에 스페이서(15A)가 형성된다. 이때, 스페이서(15A)는 함돌된 SOG막(13) 부분을 충진함으로서, 비아홀 측벽은 반도체 기판 표면에 대하여 수직인 형태가 된다.
그후, 공지된 방식에 따라, 베리어 금속막(16)과, 금속 배선(17)을 순차적으로 형성한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, SOG막의 2차적 경화로 인하여, 비아홀의 측벽 부분이 함몰된 것을 함몰된 부분에 산화막 스페이서를 형성하여, 함몰된 부분을 용이하게 충진할 수 있다.
따라서, 금속 배선의 피복 특성이 개선되어, 금속 배선 신뢰성이 향상된다.
Claims (3)
- 집적회로가 형성된 반도체 기판 상부에 제1금속 배선을 형성하는 단계;상기 반도체 기판 상부에 제1층간 절연막을 형성하는 단계;상기 제1층간 절연막 상부에 SOG막을 도포 및 1차 경화하는 단계;상기 SOG막 상부에 제2층간 절연막을 형성하는 단계;상기 제1금속 배선의 소정 부분이 노출되도록 제2층간 절연막, SOG막 및 제1층간 절연막을 식각하는 단계;상기 노출된 SOG막을 2차 경화하는 단계;상기 비아홀 측벽에 스페이서를 형성하는 단계; 및 상기 제1금속 배선과 콘택되도록 제2금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 스페이서를 형성하는 단계는, 결과물상에 제3층간절연막을 형성하는 단계; 상기 제1금속 배선이 노출되도록 상기 제3층간 절연막을 이방성 드라이 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 스페이서는 상기 SOG막의 2차 경화로, SOG막의 형상이 변형된 것을 보상하는 역할을 하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| E701 | Decision to grant or registration of patent right | ||
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