KR100233619B1 - 비트스트림수신기에서 직렬디지털 비트스트림내의 두개 이상의 유형의 타임슬롯들을 서로 구별하는 방법 및 시스템 - Google Patents

Abstract

본 발명은 송신기(4)와 수신기(6) 사이에서 링크(2)를 통해 전송되는 직렬디지탈 비트스트림들로서 인터페이스를 통해 송신기로 전달되어 거기에서 병렬-직렬변환 처리를 받는 병렬데이타 비트의 스트림들로부터 유도되는 직렬 디지털 비트스트림들내의 2가지 이상의 유형의 타임슬롯을 서로 구별할 수 있게 하여준다. 1개 타임슬롯내의 병렬데이타 비트들을 분석하는데 이어서 이 타임슬롯이 속하는 유형의 범주가 결정되고 그후 다수의 마커비트가 직렬 타임슬롯들에 삽입되어 양호한 전송특성을 얻고 타임슬롯들을 병렬형태로 회복시킨다. 더 구체적으로는 타임슬롯내의 다른 갯수의 마커비트들의 도움으로 타임슬롯 범주들이 서로 구별되게 하는데 여기서 마커비트 전체는 그 마커비트들 이외의 비트의 반전된 값을 할당받은 것들이다.

Description

[발명의 명칭]

비트스트림 수신기에서 직렬디지털 비트스트림내의 두 개 이상의 유형의 타임슬롯들을 서로 구별하는 방법 및 시스템

[발명의 상헤한 설명]

[기술분야]

제1태양에 따르면, 본 발명은 다수의 상이한 형태의 타임슬롯으로 분할되는 직렬디지탈 비트스트림의 전송과 관련하여 비트스트림 수신기에서 두 개 이상의 형태의 타임슬롯을 구별하는 방법에 관한 것이다.

다른 태양에 따르면, 본 발명은 송신기와 수신기 사이에서 링크를 통해 전송되는 직렬디지탈 비트스트림들로써 인터페이스를 통해 송신기로 전달되고 이 송신기에서 병렬-직렬변환 처리를 받는 병렬데이타 비트의 스트림들로부터 유도되는 직렬디지탈 비트스트림들내의 두 개 이상의 유형의 타임슬롯을 서로 구별할 수 있게 하는 시스템에 관한 것이다.

전기 통신망과 데이타 통신망의 스위치에 있어서, 직렬링크 인터페이스는 소위 스위치의 장치접속기라고 하는 것 안에 위치한다. 장치접속기는 스위치 코어, 멀티플렉서 및 말단장치들 사이에 링크를 포함한다.

그러한 링크는 다음 특성을 갖는 것이 바람직하다고 알려져 있다.

0과 1사이의 변화를 보장하는 라인코드.

비교적 단순한 전송장치가 이용될 수 있도록 하는 0의 갯수와 1의 갯수간의 높은 평형성.

상이한 형태의 각 타임슬롯 사이, 예를들어 회선교환 데이타 및 패킷교환 데이타용의 타임슬롯을 구별할 수 있게 하여 각 타임슬롯의 유형에 관한 정보를 담는 메모리가 필요없게 하는 추가정보를 위한 공간.

라인코드와 추가정보가 속도(rate)를 약간만 증가시키도록 되는 것.

[배경기술]

미국 특허 제4,891,808호는 직렬신호선상에 다수의 병렬입력 채널들로부터 샘플링된 데이타를 전송하고 병렬데이타를 직렬선으로부터 복귀하게 하는 타임 멀티플렉스에 관한 것이다. 동기 마커(synchronization marker)는 마킹된 또는 동기 채널로 이용될 하나 이상의 주어진 채널의 데이타로 직접 삽입된다.

이 마커는 "불가능한" 데이타 데이타 패턴으로 배열된다. 다수의 변경안된 레벨(가령 2진수 형태) 이 비트기억 레지스터에서 발생할 때, 중앙비트가 반전되면서 이 채널을 마킹한다. 이 반전된 마킹비트는 수신기측에서 검출되어 제거 및 (또는) 이용되어 그 마커 채널 이외의 채널에서 검출되었을 때 그 채널카운터를 리세트하도록 이용된다.

미국 특허 제4,446,555호는 비동기 타임멀티 플렉스 스위칭을 설명한다. 샘플워드를 담고 있는 타임슬롯은 상이한 갯수의 비트를 갖는다. “하이브리드 프레임내의 타임슬롯 또는 패킷추가채널의 순위”에 관한 정보가 추가된다. 표시기 비트 또는, 비트그룹이 패킷들로부터 샘플워드들을 구별한다. 타임슬롯 전체가 같은 비트용량을 갖지는 않고 프레임당 비트수의 전체가 알려지지는 않는다.

유럽 특허 제 EP 425,475호는 오디오 신호의 기록에 관한 데이타 전송 시스템을 설명한다. 데이타 신호는 비트로 된 직렬데이타로 구성된다.

“더미비트(dummy bit)”가 소개비트에 관련하여 반전된다.

[발명의 개시]

본 발명의 일반적 목적은 소개설명에서 정의된 유형의 방법과 시스템의 도움으로 양호한 전송특성을 달성하여 비교적 단순한 전송장치가 이용될 수 있게 하는 것이다. 본 발명의 더 구체적 목적은 회선교환 데이타용 타임슬롯과 패킷교환 데이타용 타임슬롯 사이에 구별을 쉽게 하기 위한 것이다.

본 발명의 제1태양에 따르면, 이들 목적은 타임슬롯내에 상이한 갯수의 마커비트(marker bit)의 도움으로 상이한 유형의 타임슬롯을 서로 구별하므로써 서두에서 정의된 유형의 방법으로 성취되었는데, 상기 마커비트 전체는 그 마커비트 이외의 비트의 반전된 값을 할당받은 것이다.

본 발명의 제2태양에 따라 상기한 목적을 달성하는 서두에서 정의된 유형의 시스템은 1개 타임슬롯내의 병렬데이타 비트들을 분석하는데 이어서 타임슬롯이 속하는 범주를 결정하고 그 후 다수의 마커비트를 직렬 타임슬롯들에 삽입하여 양호한 전송특성을 얻고 타임슬롯들을 병렬형태로 회복시켜 이 병렬형태에서 타임 슬롯들내에 다른 갯수의 마커비트들을 이용하여 상이한 유형의 타임슬롯들을 구별하되 이 마커비트 전체는 그 마커비트들 이외의 비트의 반전된 값을 할당받은 것으로 한다.

달리 말하면, 병렬데이타 비트들 중 일부를 직렬데이타 비트스트림들내의 상기 갯수의 마커비트를 제어하는데 이용하여 여러 유형의 타임슬롯들에 여러 상이한 갯수의 마커비트를 이용하고, 병렬-직렬변환에 앞서 이들 마커비트를 하나의 비트와 함께 송신기내의 부호화 장치에 전달하여 마커비트들 바로 위에 언급한 비트의 반정된 값을 부여하고 수신기에서의 직렬-병렬변환에 뒤이어 이와 같이 부호화된 마커비트들과 상기 다른 비트를 수신기내의 해독기로 전달하여 그 비트들을 전송에 뒤이어 그 원래값으로 회복시킨다.

바람직하게 마커비트는 타임슬롯내의 초기비트이고 마커비트들을 뒤따르는 첫째 비트의 반전된 값을 할당 받는다.

바람직한 제1실시예에 따르면, 회선교환 데이타용 데이타 타임슬롯과 패킷교환 데이타용 필드제어 타임슬롯과 플래그제어 타임슬롯은 각기 타임슬롯당 1,2 및 3개의 마커비트에 의하여 구별된다.

0과 1의 갯수간의 불균형이라는 위험을 감소시키기 위하여 스크램블링을 적용할 때 비트 0∼6에 대해서만 스크램블링이 된다.

[도면의 간단한 설명]

제1도는 본 발명 방법의 제1실시예가 적용된 직렬링크를 나타내는 도면.

제2도는 제1도에 나타낸 링크의 입력 인터페이스에서 비트가 어떻게 해석되는지를 나타내는 표.

제3도 및 제4도는 제1도에 나타낸 링크에서 부호기와 해독기가 각기 어떻게 정의되는지를 표형태로 나타내는 도면.

제5도는 스크램블링/디스크램블링 장치를 나타내는 도면.

제6도는 본 발명 방법의 제2실시예가 적용된 직렬링크를 나타내는 도면.

제7도 및 제8도는 제1도에 나타낸 링크로 전송된 타임슬롯의 마킹과 라인 코딩의 2가지 경우 각각에 대한 간략도.

[발명의 최선실시형태]

제1도는 직렬디지탈 비트스트림을 위한 링크(2)와 이 링크에 속한 송신기(4)와 수신기(6)를 도시한다. 송신기(4)는 그 입력에 인터페이스(8)를 포함하고, 수신기(6)는 그 출력에 인터페이스(10)를 포함한다.

예를들어, 전기 통신망과 데이타 통신망을 위한 스위치의 경우에, 그러한 직렬 링크 인터페이스는 스위치의 장치접속수단이라 하는 것 안에 위치된다. 이 장치 접속수단은 스위치코어, 멀티플렉서 및 가입자 접속기, 트렁크 접속기, 프로세서와 같은 프로세서 등을 말한다.

스웨덴 특허출원 제 SE 9103719-2호에 그러한 스위치 하나의 에가 해당장치 접속기와 함께 개시되어 있어 본 설명에서는 그러한 스위치를 설명하지 않는다.

도시된 경우에서는 비트스트림이 타임슬롯들로 분할된 것으로 상정하였고 타임슬롯 각각은 9개의 비트를 포함한다. 타임슬롯들은 서로 다른 유형으로이다. 타임슬롯이 속하는 범주는 각 타임슬롯내의 마커표시에 의해 결정되는데 이는 이후 더 자세히 설명한다. 마커표시는 데이타가 직렬전송을 위해 부호화 되었을 때 이용된다.

설명된 실시예는 회선교환 데이타(이후 DTS : Data Time Slot) 및 패킷교환 데이타(이후 CTS : Control Time Slot)를 위한 타임슬롯에 관계된다.

후자의 타임슬롯은 2가지 아유형(亞類型) 즉, CTS-타임슬롯과 CTS-플래그-타임슬롯으로 나누어진다. DTS-타임슬롯과 CTS-타임슬롯은 개별 타임슬롯 하나의 분석으로 수신기에 의해 구분이 이루어질 수 있게 하는 마커표시를 포함한다.

인터페이스(8)는 데이타를 병렬데이타 비트 DINO∼DIN8의 형태로 수신한다.

병렬 인터페이스(8)에서, 마커표시 8=1은 타임슬롯이 DTS형 슬롯임을 나타내고 마커표시 8=0은 타임슬롯이 CTS형 슬롯임 즉, CTS형 필드 또는 CTS 플래그임을 표시한다. 타임슬롯이 CTS 형 슬롯이면, 마커표시 7=0은 타임슬롯이 CTS 필드형 슬롯임을 나타내고, 마커표시 7=1은 타임슬롯이 CTS 플래그형 슬롯임을 나타낸다. 인터페이스(8)내에서의 비트 해석은 제2도의 표에도 나타나있다.

비트 DIN0∼DIN5는 송신기(4)내에 마련된 병렬-직렬변환기(12)로 전달되고 비트 DIN5는 송신기(4)에 마련된 부호화 장치(14)로도 전달되며, 비트 DIN6∼DIN8 역시 이 부호화 장치로 전달된다. 비트 DIN5∼DIN8은 부호화 장치(14)에서 부호화되어 그 결과 이 장치의 3개 출력에는 비트 d6, d7 및 d8이 나타난다. 해당 타임슬롯이 DTS 타임슬롯임을 나타내기 위하여, 비트 d8은 부호화 장치(14)에 의하여 비트 DIN7의 반전된 값을 부여받는다. 타임슬롯이 CTS-필드 타임슬롯일 때, 비트 d8 및 d7은 비트 DIN6의 반전된 값을 부여받는 반면, CTS-플래그 타임슬롯의 경우에는 비트 d6∼d8이 비트 DIN5의 반전된 값을 부여받는다. 부호화 장치(14)를 떠난후 비트 d6∼d8은 병렬-직렬변환기(12)로 전달된다.

부호화 장치(14)는 제3도에 나타낸 표에 의해 정의된다. 주목할 것은 입력신호들이 CTS 플래그이면 출력신호들이 비트 6과 관계없어진다는 점이다. 비트 6은 부호기(14)를 통하는 길 외에는 병렬-직렬변환기로 전달되지 않기 때문에 비트 6에 담긴 정보는 CTS 플래그가 전송될 때 상실된다. 따라서 CTS 플래그는 데이타로 이용될 수 있는 비트를 6개 (0∼5)만 포함한다. 이것도 제2도에 나타나있다.

링크(2)의 타단에 있는 수신기(6)는 직렬-병렬변환기(16)로 직렬 비트 스트림을 수신하여 그 변환기 출력으로 비트 d'0∼d'8이 나타나게 되는데, 이들 비트는 병렬-직렬변환기(12)의 입력들에 나타난 비트 d0∼d8에 대응한다. 비트 d'6∼d'8은 해독장치(18)에 전달된다. 상술한 부호화 장치(14)에서의 부호화 원리의 지식에 기초하여, 해독장치(18)는 해독절차의 실행을 통해 인터페이스(10)에서 비트 DUT7=DIN7 및 DUT8=DIN8의 복구한다. 해독장치(18)는 제4도에 나타낸 표에 정의되어 있다.

특히 고정패턴의 경우에, 라인상의 0과 1수간의 불균형이라는 위험을 줄이기 위해서 스크램블링이라고 하는 것이 적용될 수 있다. 스크램블링 또는 디스크램블링 원리는 스크램블러라고 불리우는 것을 간략하게 나타내는 제5도를 참조로 간단히 설명된다.

스크램블링될 데이타는 입력 D0∼D6으로 전달되고 스크램블링된 데이타는 출력 B0∼B6에 나타난다. 귀환연결 시프트레지스터(전체적으로 20)는 변하는 데이타를 발생시키고 이 데이타는 데이타 D0∼D6과 함께 배타적 OR 게이트(22)로 전달되고 그 출력에는 B0∼B6이 나타난다. 귀환연결 시프트레지스터(20)는 사전설정 신호를 입력(24)에 가함으로써 적절한 시점에서 소망값으로 설정될 수 있다.

이러한 시프트레지스터(16)의 귀환연결방법은 몇가지 생각할 수 있는 방법중 하나일뿐이다.

스크램블링된 데이타의 회복은 그 데이타를 디스크램블러라고 하는 유사장치의 입력들에 가하므로써 성취될 수 있는데 단, 대응되는 신호가 스크램블링이 일어난 쪽에 가해진 경우에 일치하는 시점에서 사정설정입력(20)에 신호가 가해져야 한다.

본 발명에 따라 구성된 시스템에 스크램블링/디스크램블링을 적용한 것이 제6도에 도시되어 있는데, 여기서 제1도의 요소와 일치하는 요소에는 같은 참조부호가 붙어있다. 더 구체적으로는 비트 DIN0∼DIN5를 스크램블러(26)를 통해 병렬-직렬변환기(12)에 전달하고 비트 DIN5를 비트 스크램블링에 이어서 부호화 장치(14)에 전달한다. 비트 DIN6은 부호화 장치(14)에 전달되기 전에 스크램블링 되지만 비트 DIN7과 DIN8은 스크램블링되지 않는다.

디스크램블링은 디스크램블러(28)의 도움으로 이루어진다. 비트 DIN0∼DIN6에 대응하는 비트들이 디스크램블러(28)에 전달되고 그와 함께 비트 DIN6에 대응하는 비트는 해독장치(18)를 바로 통과한다.

비트들이 스크램블링 되었건 아니건간에 결과는 비트 DUT0∼DUT8이 인터페이스(10)에서 얻어진다는 것인데, 여기서는 한가지를 예외로 하고 DUT0=DIN0, DUT1=DIN1, ····DUT8=DIN8이 된다. 이 예외는 DUT7=1 및 DUT8=0이 동시에 일어났을 때 즉, 타임슬롯이 CTS 플래그일 때 DUT6이 DIN6과 같은지 확실하지 않다는 것이다. 따라서 CTS 플래그는 앞서 설명한 바와 같이 데이타로 이용될 수 있는 비트를 6개만 가진다.

제7도 및 제8도는 각기 스크램블링이 있는 상태와 없는 상태로 부호화가 이루어지는 경우를 도시한다. CTS 타임슬롯에서는 타임슬롯이 CTS 필드인지 아니면 CTS 플래그인지를 결정하는 것이 병렬 인터페이스내의 비트 번호 7임을 알 수 있다. 상술한 방식으로 부호화된 타임슬롯들의 시퀀스는 일렬로 된 최대 11개의 동일한 비트를 초래한다. 이와 같이 비교적 낮은 동일 비트수의 상한선에 따라 타이밍 회복이 비교적 간단하게 실현될 수 있다.

스크램블링이 안된 비트를 가지고도 0과 1사이에 균일한 분포가 이루어짐을 알 수 있는데, 그 이유는 비트 DIN7과 DIN8이 각 타임슬롯에서 서로 균형을 취하는 점 및 CTS 내의 마커비트들이 스크램블링된 따라서, 통계적으로 평형된 것으로 생각할 수 있는 비트들에 의해 제어되므로 이들 마커비트가 몇 개의 타임 슬롯으로 이루어진 기간에 걸쳐 통계적으로 평형되었다고 할 수 있는점 때문이다.

DIN7이 스크램블링되지 않는 한가지 이유는 그것이 필요하지 않기 때문에 타이밍 회복을 스크램블링없이 보다 단순하게 실현하기 위해서이다.

단 6개의 스크램블링된 비트만을 가진 CTS 플래그가 예외인 것으로 보이더라도 실제에 있어서는 그렇지 않은데 왜냐하면 마커비트가 스크램블링 절차 이후에 전달되고 CTS 플래그내의 중요치 않은 DIN6에 덧씌어지기 때문이다. 따라서 7개의 비트가 스크램블링의 대상이 되는 타임슬롯내에서 항상 스크램블링 된다.

본 발명은 다음의 장점을 제공한다.

본 발명은 직렬형태의 데이타가 주어진 수효의 비트 이상에 대해서 변화없이 지속되는 것을 보장하기 때문에 양호한 전송특성이 성취되어 비교적 단순한 전송 장치가 이용될 수 있는 점.

본 발명은 그만한 수효의 비트조합이 유효하게 이용될 수 있게하여 시스템의 여유도가 비교적 단순한 구현에도 불구하고 낮은 점.

본 발명의 부호화 원리가 타임슬롯이 쉽게 여러 범주, 도시된 실시예에서 3개의 범주로 분할될 수 있게 해주는 점. 제1범주는 타임슬롯당 8개의 독립비트를 가지고, 제2범주는 7개의 독립비트, 그리고 제3범주는 6개의 독립비트를 가진다.

상술한 본 발명의 실시예의 제1단계에서 (이 단계는 그 자체로는 공지됨), 9번째 비트는 각 8비트 그룹에 더해지고 9번째 비트는 8번째 비트의 반전값이 부여된다. 따라서 각 열에는 최대로 8+1=9개의 유사비트가 얻어진다. 가능한 9개 비트 조합 전체 가운데 절반만이 정보의 전달을 위해 이용된다. 그러나, 본 발명에 따르면 더 많은 조합이 정보전달을 위해 이용된다.

따라서, 도시된 실시예의 다음 단계에서는 비트 m8과 7이 비트 6의 반전된 값을 갖는 경우의 조합 역시 이용된다. 이것은 전체 9 비트 조합의 1/4을 더 이용하는 결과를 가져온다. 그래서 1개 열에서 동일비트의 최대수는 8+2=10이 된다.

설명된 실시예의 제3단계에서는 비트 8,7 및 6이 비트 5의 반전된 값을 갖는 경우의 조합 역시 이용된다. 이런식으로 전체 9 비트 조합의 1/8을 더 이용하게 되어 일열에서 동일비트의 최대수는 8+3=11이다.

본 발명의 방법은 그 이상의 단계가 적용될 수 있도록하여 단지 9개의 1과 9개의 0만으로 된 조합을 파할때까지 계속되는데 이 경우에는 동일비트의 최대수가 8+8+=16이다.

상술한 본 발명의 예시적 방법을 적용하기 적합한 경우는 한가지 유형 또는, 범주가 8개 비트를 갖고 다른 유형이 7개 비트, 그리고 또다른 유형이 6개 비트를 갖는 타임슬롯이 발생할때이다. 물론, 이것은 상술한 실시예 즉, DTS 타임슬롯, CTS 필드 타임슬롯 및 CTS 플래그 타임슬롯을 각각 포함하는 실시예에도 적용된다.

또한, 이 방법은 가령 표를 통한 변환이 필요없기 때문에 쉽게 실시될 수 있음을 알 수 있다.

Claims (12)

1. 다수의 상이한 형태의 타임슬롯으로 분할된 직렬의 디지털 비트스트림의 전송과 관련하여 비트스트림 수신기에서 두 개 이상의 형태의 타임슬롯을 구별하는 방법에 있어서, 각각의 타임슬롯의 마커비트에 가장 가까운 비트의 반전값을 각각의 모든 타임슬롯의 상기 마커비트에 할당함으로써 상기 각각의 타임슬롯에 모든 상기 마커비트를 마크하는 방식으로 각각 형태의 타임슬롯에 상이한 수의 마커비트를 마크하는 단계와; 각각의 타임슬롯에 존재하는 상기 마커비트의 수를 근거로 상기 형태의 타임슬롯을 구별하는 단계를 포함하는 것을 특징으로하는 직렬 비트스트림 수신기에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
2. 제1항에 있어서, 마커비트는 초기비트를 타임슬롯에 형성하고, 이 마커비트에서 가장 가까운 비트는 마커비트을 추종하는 제1비트인 것을 특징으로하는 비트스트림 수신기에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
3. 제2항에 있어서, 상기 형태의 타임슬롯은 회선 교환 데이타용 데이타 타임슬롯과, 필드 제어 타임슬롯 및 패킷 교환 데이타용 플래그 제어 타임슬롯을 포함하고, 각각의 타임슬롯은 한 개, 두 개 및 세 개의 마커비트을 각각 지닌 것을 특징으로하는 비트스트림 수신기에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
4. 제2항에 있어서, 1과 0의 수간의 불균형의 위험을 감소하기위해 다수의 비트를 스크램블링할 때, 0-6 비트만을 스크램블링하는 단계를 더 포함하는 것을 특징으로하는 직렬 비트스트림 수신기에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
5. 직렬 디지털 비트스트림에서 두 개 이상의 타임슬롯을 구별하는 시스템에 있어서, 송신기와; 수신기와; 상기 타임슬롯이 링크에 걸쳐 전송되어 인터패이스를 통해 송신기에 전달되어 이 송신기에서 병렬/직렬 변환을 받는 병렬데이타 비트의 스트림이 얻어지는, 상기 송신기와 상기 수신기사이에 배치된 링크등을 포함하여, 상기 수신기에 의해 타임슬롯이 어느 형태의 타임슬롯에 속했는가를 구별한 다음, 타임슬롯에서 병렬 데이타를 분석한 후, 다수의 마커비트가 직렬 타임슬롯에 끼워져서 양호한 전송 특성을 얻음과 동시에 병렬형태로 타임슬롯을 복구하며, 모두가 타임슬롯의 마커비트에 가장 가까운 비트의 반전값이 할당되는 타임슬롯의 상이한 다수의 마커비트를 이용함으로써 상이한 형태의 타임슬롯을 구별함으로써 직렬 비트스트림에서 두 개 이상의 형태의 타임슬롯을 구별하는 것을 특징으로하는 직렬 디지털 비트스트림에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
6. 직렬 디지털 비트스트림에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템에 있어서, 송신기와; 수신기와; 상기 송신기와 상기 수신기사이에 배치되어 디지털 비트스트림이 전송되는 링크와; 병렬 데이타 비트를 상기 송신기에 전달하는 인터패이스등을 포함하는데, 상기 송신기는 상이한 다수의 마커비트가 상이한 형태의 타임슬롯에 이용되며, 상기 하나이상의 마커비트가 하나이상의 마커비트에 가장 가까운 비트의 반전값을 갖도록 하나이상의 마커비트를 부호화하는 부호화수단과, 상기 하나이상의 비트와 상기 병렬데이타 비트를 직렬 비트스트림으로 변환하는 병렬/직렬변환수단을 포함하며, 상기 수신기는 상기 직렬비트스트림을 병렬 데이타 비트로 변환하는 직렬/병렬 변환수단과, 하나이상의 마커비트를 원래의 값으로 복원하도록 상기 병렬데이타 비트로부터 상기 하나이상의 마커비트를 해독하는 해독수단을 포함하여 상기 병렬 데이타 비트를 수반하는 마커비트의 번호를 결정함으로써 어느형태의 타임슬롯을 이용할지를 구별할 수 있는 것을 특징으로하는 직렬 디지털 비트스트림에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
7. 제5항에 있어서, 마커비트는 타임슬롯에 초기비트를 형성하고, 이 마커비트을 추종하는 제1비트의 반전된 값이 할당되는 것을 특징으로하는 직렬 디지털 비트스트림에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
8. 제5항에 있어서, 상기 타임슬롯은 회선 교환 데이타용 타임슬롯과 필드제어 타임슬롯 및 패킷교환 데이타용 플래그 제어 타임슬롯을 포함하고, 각각의 타임슬롯은 한 개, 두 개 및 세 개의 마커비트를 지니는 것을 특징으로하는 직렬 디지털 비트스트림에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
9. 제6항에 있어서, 0과 1수간의 불균형의 위험을 방지하기위해, 상기 직렬비트스트림으로 변환하기전에 다수의 비트를 스크램블링할 때, 비트 0-6만을 스크램블링하는 수단을 포함하는 것을 특징으로하는 직렬 디지털 비트스트림에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
10. 제6항에 있어서, 마커비트는 타임슬롯에 초기비트를 형성하고, 이 마커비트을 추종하는 제1비트의 반전된 값이 할당되는 것을 특징으로하는 직렬 디지털 비트스트림에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
11. 제10항에 있어서, 상기 타임슬롯은 회선 교환 데이타용 데이타 타임슬롯과, 필드 제어 타임슬롯 및 패킷 교환 데이타용 플래그 제어 타임슬롯을 포함하고, 각각의 타임슬롯은 한 개, 두 개 및 세 개의 마커비트를 지닌 것을 특징으로하는 직렬 디지털 비트스트림에서 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.
12. 제10항에 있어서, 1과 0의 수 사이의 불균형의 위험을 감소하기위해, 직렬비트스트림으로 변환되기전에 다수의 비트을 스트램블링할 때, 0-6 비트만을 스크램블링하는 수단을 포함하는 것을 특징으로하는 두 개 이상의 형태의 타임슬롯을 구별하는 시스템.