KR100233366B1 - 카운터 도우프된 콜렉터에 대한 bicmos 제조방법 - Google Patents

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Abstract

베이스영역이 상대적으로 보다 다량 도우프된 n형 기판영역에 형성되는 BiCMOS 제조방법. 붕소는 충격이온화를 피하기 위해 베이스콜렉터 접합 근처의 카운터도우프된 n영역과 베이스영역을 형성하기 위해 두 개의 다른 에너지 레벨에서 이식된다.

Description

카운터 도우프된 콜렉터에 대한 BICMOS 제조방법
제1도는 웰, 전계산화영역 및 기판의 일부를 커버하는 이산화규소층을 도시한 기판부의 단면도이다.
제2도는 마스킹단계후, 이온주입단계동안의 제1도의 기판을 도시한다.
제3도는 부가적 마스킹 및 에칭단계후 다결정규소층의 형성후 이온주입 단계동안의 제2도의 기판을 도시한다.
제4도는 다결정규소층 패턴화후 제3도의 기판을 도시한다.
제5도는 질화규소층이 기판에 걸쳐 형성된 후 제4도의 기판을 도시한다.
제6도는 질화규소층의 이방성에칭이 스페이서를 형성시키기 위해 사용된 후 제5도의 기판을 도시한다.
제7도는 살리시드형성후 제6도의 기판을 도시한다.
제8도는 제7도의 트랜지스터에 대한 여러 도우핑레벨을 도시하는 그래프이다.
[발명의 분야]
본 발명은 BiCMOS공정분야에 관한 것이며, 특히 BiCMOS공정의 일부로서 형성된 바이폴라 트랜지스터에 대한 콜렉터영역의 형성에 관한 것이다.
[종래기술]
금속- 산화물- 반도체(MOS) 공정의 일부로서 바이폴라 트랜지스터의 제조에서 다소의 문제점들이 발생된다. 바이폴라 트랜지스터의 콜렉터영역과 관련된 이들 문제점중 하나가 본 출원에서 거론된다.
종래에는 콜렉터영역에 대해 비교적 소량 도우프된 기판영역 (예컨대 1E16-4E16)을 사용하고, 콜렉터영역에 베이스영역을 형성하고, 그리고 베이스영역에 에미터영역을 형성하는 것이 일반적이었다. 만약 다량 도우프된 콜렉터 영역이 사용된 경우, 콜렉터- 베이스 공핍영역이 높은 전장에 의해 좁아진다. 이것은 충격이온화의 원인되는 npn 트랜지스터에서의 고속전자를 야기한다. 이 전장 때문에 충격이온화에 의해 형성된 홀은 네가티브 베이스 전류와 외관상 높은 이득을 초래한다. 상응한 문제가 npn 트랜지스터에서도 발생된다.
BiCMOS공정에서, 벌크기판을 보다 소량 도우프된 콜렉터영역과 분리하기 위해 다량 도우프된 매립영역을 사용하는 것이 일반적이다. 전형적으로 콜렉터 영역은 다량 도우프된 매립영역에 걸쳐 성장된 에피택셜층에서 형성된다.
본 발명에서 개시된 바, 바이폴라 트랜지스터는 전계효과 트랜지스터에서 호스트영역으로서도 사용되는 상대적으로 다량 도우프된 웰(1E17)에서 형성된다. 이것은 전계효과 트랜지스터의 호스트영역과 독립적으로 콜렉터영역을 제조하는데 필요한 특정공정을 제거한다. 결과된 콜렉터영역은 상대적으로 낮은 저항을 가지며 감소된 베이스콜렉터간 정전용량을 가진다.
하기 종래기술이 출원인에게 알려져 있다 : 미국특허 4,484,388;4,602,269; 4,927,776;4,933,295;4,957,874; 및 4,965,216.
[발명의 요약]
바이폴라 트랜지스터가 제1도전형의 기판영역에서 형성되는 BiCMOS집적회로의 제조에 있어서, 기판영역이 상대적으로 다량 도오프되어도 기판영역 (콜렉터 영역)에서 바이폴라 트랜지스터의 형성이 가능한 개선이 설명된다. 기판영역에 제2도전형 이온을 이식하여 기판영역에 베이스영역이 형성된다. 적어도 두 개의 다른 에너지레벨이 이들 이온을 이식하기 위해 사용된다. 낮은 에너지레벨은 베이스영역의 주요부에 형성된다. 더 높은 에너지 레벨은 베이스영역 근처의 보다 소량 도우프된 기판영역을 형성하기 위해 이온을 기판영역에 더 깊게 이식시킨다. 그후 에미터영역이 베이스영역에 형성된다.
사실상, 카운터도우핑은 콜렉터 베이스접합 근처의 유효도우핑을 감소하기 위해 콜렉터영역에 사용된다. 이것은 실질적으로 저저항콜렉터영역을 유지하면서 충격이온화를 감소시킨다. 더욱, 보다 다량 도우프된 기판 영역이 콜렉터영역을 위해 사용되므로, 이들 영역은 전계효과 트랜지스터의 호스트영역을 형성함과 동시에 형성된다. 이것은 콜렉터영역에 대한 특정공정의 필요성을 제거한다.
[본 발명의 상세한 설명]
BiCMOS공정의 일부로서 바이폴라 트랜지스터를 형성하는 방법이 기술된다. 더욱 특히, 본 발명은 카운터도우핑된 콜렉터영역에 관한 것이다. 하기 설명에서 본 발명의 완전한 이해를 제공하기 위해 특정도전형, 도우핑 레벨등의 다수의 특정사항이 설명된다. 그렇지만, 본 발명은 이들 세부사항 없이도 실현가능함은 당업자에게 명백할 것이다. 다른 경우, 세척단계등의 주지공정은 본 발명을 불명확하게 하지 않도록 하기 위해 설명되지 않는다.
하기의 설명은 n-웰에서의 npn 트랜지스터의 형성을 설명한다. 본 발명의 카운터 도우핑기술을 사용하여 P-형웰 또는 기판영역에 pnp 트랜지스터를 제작하는데 본 발명을 사용할 수 있음은 당업자에게 명백하다.
제1도의 단면도에서, 기판부(10)는 n-형웰(12)을 포함하는 것이 도시된다. 그 영역 또는 웰(12)은 필드 산화영역(field oxide regions)(18 및 20) 사이에 통상 위치된다. 두 개의 추가 필드 산화영역(14 및 16)이 영역(18 및 20) 사이에 위치된다. 이산화규소층(22)이 기판을 덮고 있다.
바람직한 실시예에서, 기판은 단결정 규소기판으로 이루어지며; n-웰은“프론트- 엔트” 공정동안 형성된다. 일부의 n웰은 p-채널트랜지스터용 호스트영역으로 사용되며, 다른 웰(제1도의 웰 12와 같은)은 npn 트랜지스터용 콜렉터 영역으로서 사용된다. n-웰은 인(P) 도우펀트로 1E17레벨로 도우프된다. 필드 산화영역은 주지의 국소산화(local oxidation)공정을 사용하여 형성되며, 이산화규소층(22)은 약 250Å 두께의 성장층이다.
하기 설명은 웰(12)에 바이폴라 트랜지스터를 형성하는데 사용된 단계들을 기술한다. 이들 단계의 일부는 또한 전계효과 트랜지스터의 제조에 사용된다. 이들 단계가 바이폴라 트랜지스터제조용으로만 사용되는 경우 전계효과 트랜지스터를 포함한 기판부는 보호를 위해 포토레지스트로 커버된다. 전계효과 트랜지스터의 제조용으로만 사용된 단계들은 당해 분야에서 주지의 기술이며, 더구나 본 발명은 다수의 주지 CMOS 공정중 하나를 이용할 수 있으므로, 본 출원에서는 설명되지 않는다.
제1도에 도시된 기판부는 트랜지스터의 콜렉터영역으로 사용되는 웰(12)을 갖춘 단일 npn 트랜지스터의 호스트영역이다. 바람직한 실시예에 있어서 제2도에 도시된 단계전에, 다결정규소의 제1층과 관련공정은 전계효과 트랜지스터의 형성과 관련하여 기판의 다른부분에 발생한다.
제2도에 있어서, 제1도의 기판이 도시되는 데, 포토레지스트(24)가 전계산화영역(14와 16) 사이의 산화층(22)을 노출시키도록 패턴화된 후의 것이 도시된다. 바람직한 실시예에 있어서, 세 개의 이온주입(ion implantation) 단계가 베이스영역을 형성하고, 차후 설명될 웰(12) (콜렉터영역)을 카운터도우프하기 위해 사용된다.
비교적 높은 도즈량(dose)의 붕소(2.5E13)가 12kev의 에너지레벨에서 영역(26)을 형성하기 위해 사용된다. 부가하여, 두 개의 다른 붕소가 이온주입에 사용된다. 이들중 하나는 90kev의 에너지레벨에서 2E12의 도즈량을 가지며, 다른 하나는 170kev에서 2E12의 도즈량을 가진다. 이들 후자의 두 이온주입물은 영역(26)과 웰(12) 사이의 접합부근처의 n웰(12)을 카운터도우프하기 위해 사용된다. 이 접합의 경사상은 제3도 및 제8도와 관련하여 설명될 것이다.(도즈량은“㎠당”의 양이다.)
이제 제3도에 도시된 바와같이, 포토레지스트층(24)이 제거된 후, 개구(28)는 통상의 마스킹 및 에칭기술을 사용하여 층(22)을 통해 에칭된다. 그후 기판은 바람직한 실시예에서 약 3000Å 두께의 다결정규소층(폴리실리콘층)으로 커버된다. 이층은 도시된 바와같이 100kev의 에너지레벨에서 1E16의 도즈량의 비소이온주입으로 도우프된다.
전계효과 트랜지스터와 연관된 공정동안 통상사용되는 아닐링단계의 출현은 비소이온을 층(31)에서 p형영역(26)으로 확산되게 하며, 이에따라 에미터영역(30)이 형성된다. 전공정동안의 여러가열 및 아닐링단계후 결과 도우핑프로필이 제8도에 도시된다. 에미터영역(30)은 약 E20의 피크도우핑레벨로 도우프된다. 영역(30)바로 하부에, 유효베이스영역(32)이 E18 레벨로 도우프된다. 영역(32)바로 아래에, 원 (原) n-웰(12)도우핑은 붕소로 카운터도우프된다. 따라서 베이스영역 바로 아래에, 카운터도우프된 영역(34)은 제8도에 도시된 바와같이 약 E16 으로 도우프되며; 도우판트레벨은 제8도에 도시된 바와같이 n-웰의 E17 레벨에 도달될 까지 에미터로부터 멀어지면서 증가한다.
바람직한 실시예에 있어서, 두 개의 고에너지 붕소 이온주입과 하나의 상대적으로 낮은 에너지 이온주입이 사용되나, 하나의 고에너지 이온주입 및 하나의 저에너지 이온주입이 사용되도 좋다.
제4도에 도시된 바와같이, 다결정규소층(31)은 에칭되어 필드산화영역(14)로부터 영역(30)을 지나 필드산화영역(16)에서 일정거리 멀어진 지점까지 연장되는 부분(31a)를 형성한다. 통상의 포토리소그래피기술이 다결정 규소층을 패터닝하기 위해 사용된다.
이제 전체 기판은 약 2500Å 두께의 질화규소(36)층으로 커버된다. 이 질화규소층(36)은 이방성질화규소 플라즈마에칭에 의해 실질적으로 다결정규소부(31a)에 접한 스페이서(36a)를 제외하고 제거된다. 스페이서를 형성하기 위한 이 기술은 선행기술로 공지이다. 스페이서는 다결정규소의 제2층에서 형성된 부분을 따라 형성된 가파른 경사부(35)와 에칭제의 이방성특성으로부터 기인된다. 이들 스페이서는 바이폴라 트랜지스터와 연관되지 않은 기판상의 다른 다결정규소부에 형성된다.(이들 스페이서는 전형적으로 소량 도우프된 드레인영역을 제공하기 위해 전계효과장치의 형성에 사용된다.)
이제, 얇은 산화영역이 다결정규소의 제2층상에 성장된다. 이것은 부가적으로 에미터 도우판트를 추진시키는데 도움이 되어, 제6도의 영역(30)은 제5도의 영역(30)보다 다소 크게 도시된다.
n 채널 전계효과 트랜지스터의 소오스와 드레인영역이 비소로 이온주입될 때, 필드산화영역(16 및 20) 사이 및 필드산화영역(14 및 18) 사이의 n 웰부(12)는 영역(40)이 형성될 수 있도록 노출된다. 제7도에 도시된 바와같이, 이 영역은 웰/콜렉터영역을 접촉시키기 위한 접촉영역이다. 유사하게, p 채널 전계효과 트랜지스터의 소오스와 드레인영역이 붕소로 이온주입될 때 영역(26)의 일부가 노출되어 붕소이온이 베이스영역과 접촉부를 형성하는 영역(38)에 이온주입되도록 한다.
마지막으로 제7도에 도시된 바와같이, 살리시드(salicide)가 영역(38 및 40), 다결정규소부(31a) 및 다른 다결정규소부에 걸쳐 전계효과 트랜지스터에서 확산에 의해 형성된다. 이것은 베이스영역과 에미터영역에 더 우수한 접촉이 이루어지도록 한다. 부가적으로, 접촉부가 에미터영역(30)과 접촉을 제공한 다결정규소부(31a)에 제공된다. 스페이서(36a)는 영역(42)의 살리시드가 부분(31a)과 접촉하지 않도록 하는 것에 주의한다.
부가적으로, 통상사용된 패시베이션공정과 다른“리어 엔드” 공정은 도시되지 않는다. 그러나 이 공정은 본 발명에 영향을 끼치지 않는다.
따라서, 개괄적으로 적어도 두 개의 붕소 이온주입물이 사용되며; 저에너지레벨은 영역(26)을 통상 형성하고, 고에너지레벨은 진성베이스영역(26)바로 하부에 보다 소량 도우프된 n-형영역(34)을 형성한다. 이 카운터도핑은 남아 있는 n-웰(12) (콜렉터영역) 이 더 다량 도우프되게 하여 더 낮은 저항콜렉터를 제공한다. 카운터도우핑은 콜렉터베이스접합부에 감소된 전계를 제공하여, 실질적으로 충격이온과 관련된 문제점을 감소시킨다. 부가적으로 이것은 베이스- 콜렉터 정전용량을 감소시킨다.

Claims (7)

  1. 바이폴라 트랜지스터가 제1도전형의 기판영역에 형성되는 BiCMOS 집적회로 제조에 있어서, 적어도 두 개의 다른 에너지레벨을 사용하여 제2도전형 이온을 상기 제1도전형 기판영역에 이온주입함으로써 상기 기판영역에 베이스영역을 형성하되, 고에너지 레벨은 상기 제2도전형이온을 상기 기판영역안으로 더 깊게 이온주입시켜 베이스영역근처에 보다 저농도로 도우프된 제1도전형 기판영역이 형성되도록 하는 베이스 영역형성단계, 및 상기 베이스영역에 에미터 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 BiCMOS 제조방법.
  2. 제1항에 있어서, 상기 에미터영역의 형성 단계는 다결정규소층을 상기 베이스영역의 적어도 일부분과 접촉하는 상태로 상기 베이스영역에 걸쳐 형성하는 단계와, 상기 다결정규소층을 제1도전형 도우판트로 도우핑하여 상기 베이스영역에 상기 에미터영역이 형성되도록 상기 제1도전형 도우판트를 상기 베이스영역으로 확산시키는 단계로 구성되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 베이스영역근처에 상기 더욱 저농도로 도우프된 제1도전형 기판영역을 형성하기 위해 두 개의 고 에너지 이온주입물이 사용되는 것을 특징으로 하는 방법.
  4. npn 바이폴라 트랜지스터가 n형 기판영역에 형성되는 BiCMOS 집적회로 제조에 있어서, 적어도 두 개의 다른 에너지레벨을 사용하여 붕소이온을 상기 n형영역에 이온주입함으로써 상기 n형영역에 베이스영역을 형성하되, 상기 에너지 레벨중 고에너지 레벨은 상기 n형 영역에 상기 붕소를 더 깊게 이온주입하여 상기 n형영역과 상기 베이스영역의 접합부근처에 보다 저농도로 도우프된 n형영역이 형성되도록 하는 베이스 영역 형성단계; 및 상기 베이스영역에 에미터영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 BiCMOS 제조방법.
  5. 제4항에 있어서, 상기 에미터영역의 형성 단계는 다결정 규소층을 상기 베이스영역의 적어도 일부분과 접촉하는 상태로 상기 베이스영역에 걸쳐 형성하는 단계와, 사익 다결정규소층을 n형 도우펀트로 도우핑하여 상기 베이스영역에 상기 에미터영역을 형성하도록 상기 n형 도우펀트를 상기 베이스영역으로 확산시키는 단계로 구성되는 것을 특징으로 하는 방법.
  6. 제4항에 있어서, 두 개의 고에너지 이온주입물이 사용되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 두 개의 고에너지 이온주입물은 90kev 및 더 큰 에너지 레벨로 이온주입되는 것을 특징으로 하는 방법.
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