KR100230006B1 - Actuated mirror array and its fabrication method - Google Patents
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Abstract
박막형 광로 조절 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는, M×N(M,N은 정수)개의 트랜지스터가 내장되고 일측 상부에 드레인 패드가 형성되고, 상기 드레인 패드와 인접한 부분의 상부에 기판 패드가 형성된 액티브 매트릭스, 그리고 ⅰ) 일측의 양측부가 각기 상기 드레인 패드 및 상기 기판 패드가 형성된 상기 액티브 매트릭스의 상부에 접촉되며 타측이 제1 에어 갭을 개재하여 상기 액티브 매트릭스와 평행하도록 형성된 멤브레인, ⅱ) 상기 멤브레인의 상부에 형성된 하부 전극, ⅲ) 상기 하부 전극의 상부에 형성된 변형층, 그리고 ⅳ) 상기 변형층의 상부에 형성된 상부 전극을 포함하는 액츄에이터를 포함한다. 본 발명에 의하면, N형 MOS 트랜지스터를 사용하여 상부 전극을 액티브 매트릭스에 접지하여 공통 전극선을 제거함으로써, 상부 전극과 하부 전극 사이에 안정적인 전계가 발생하도록 하며, 액티브 매트릭스 상에 형성된 소자를 독립적으로 구동할 수 있다.A thin film type optical path adjusting device and a method of manufacturing the same are disclosed. The device includes an active matrix having M × N transistors (M and N are integers), a drain pad formed on an upper side thereof, a substrate pad formed on an upper portion of the adjacent portion of the drain pad, and iii) both sides of one side. A membrane which is in contact with an upper portion of the active matrix in which the drain pad and the substrate pad are formed, respectively, and the other side is parallel to the active matrix via a first air gap; ii) a lower electrode formed on the membrane; And an actuator including a strained layer formed on the lower electrode, and iii) an upper electrode formed on the strained layer. According to the present invention, an N-type MOS transistor is used to ground the upper electrode to the active matrix to remove the common electrode line, thereby generating a stable electric field between the upper electrode and the lower electrode, and independently driving the elements formed on the active matrix. can do.
Description
본 발명은 AMA(Actuated Mirror Arrays)를 이용한 박막형 광로 조절 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 N-MOS(Metal Oxide Semiconductor) 트랜지스터를 사용하여 상부 전극과 하부 전극 사이에 안정적인 전계가 발생하도록 하며, 액티브 매트릭스 상에 형성된 소자를 독립적으로 구동할 수 있는 박막형 광로 조절 장치 및 그 제조 방법 관한 것이다.The present invention relates to a thin film type optical path control device using AMA (Actuated Mirror Arrays) and a method of manufacturing the same. More particularly, a stable electric field is generated between an upper electrode and a lower electrode by using a metal oxide semiconductor (N-MOS) transistor. The present invention relates to a thin film type optical path control apparatus capable of independently driving an element formed on an active matrix, and a method of manufacturing the same.
일반적으로 광속을 조절하여 화상을 형성할 수 있는 광로 조절 장치는 크게 두 종류로 구분된다. 그 한 종류는 직시형 화상 표시 장치로서 CRT (Cathode Ray Tuve) 등이 이에 해당하며, 다른 한 종류는 액정 표시 장치(Liquid Crystal Display:LCD), AMA, 또는 DMD(Deformable Mirror Device) 등이 투사형 화상 표시 장치이다. 상기 CRT 장치는 화질은 우수하나 화면의 대형화에 따라서 장치의 중량과 용적이 증가하며 제조 비용이 상승하게 되는 문제점이 있다. 이에 비하여, 액정 표시장치(LCD)는 광학적 구조가 간단하여 얇게 형성할 수 있으며, 중량을 가볍게 하고 용적을 줄일 수 있다. 그러나 액정 표시 장치는 편광으로 인하여 1~2%의 광효율을 가질 정도로 효율이 떨어지고, 액정 물질의 응답 속도가 느리고 내부가 과열되기 쉬운 단점이 있다. 따라서 상기 문제점들을 해결하기 위하여 AMA, 또는 DMD 등의 화상 표시 장치가 개발되었다. 현재, DMD가 5% 정도의 광효율을 가지는 것에 비하여 AMA 는 10% 이상의 높은 광효율을 얻을 수 있다.In general, an optical path adjusting device capable of forming an image by adjusting a light beam is classified into two types. One type is a direct-view image display device, such as a CRT (Cathode Ray Tuve), and the other type is a liquid crystal display (LCD), AMA, or DMD (Deformable Mirror Device), etc. It is a display device. Although the CRT device has excellent image quality, the weight and volume of the device increase and the manufacturing cost increases as the screen is enlarged. In contrast, a liquid crystal display (LCD) has a simple optical structure and can be formed thin, and can reduce weight and reduce volume. However, the liquid crystal display device is inferior in efficiency to have a light efficiency of 1 to 2% due to polarization, has a disadvantage in that the response speed of the liquid crystal material is slow and the inside is easily overheated. Therefore, an image display device such as AMA or DMD has been developed to solve the above problems. Currently, AMA can achieve a high light efficiency of 10% or more, compared to a DMD having a light efficiency of about 5%.
상기 AMA는 그 내부에 설치된 각각의 거울들이 광원으로부터 입사되는 광속을 소정의 각도로 반사하고, 이러한 반사된 광속이 슬릿(slit)을 통과하여 스크린에 화상을 맺을 수 있도록 광속을 조절할 수 있는 장치이다. AMA 는 그 구조와 동작 원리가 간단하며, 액정 표시 장치나 DMD 등에 비하여 높은 광효율을 얻을 수 있는 장점이 있다. 또한 AMA는 콘트라스트(contrast)를 향상시켜 보다 밝고 선명한 화상을 맺게 할 수 있다.The AMA is a device that can adjust the luminous flux so that each mirror installed therein reflects the luminous flux incident from the light source at a predetermined angle, and the reflected luminous flux passes through a slit to form an image on the screen. . AMA has a simple structure and operation principle, and has an advantage of obtaining high light efficiency compared to a liquid crystal display device or a DMD. AMA can also improve contrast, resulting in brighter, clearer images.
이러한 미합중국 특허 제5,126,836호에 개시된 AMA의 엔진 시스템의 개략도를 도 1에 도시하였다. 도 1을 참조하면, 광원(1)으로부터 입사된 광속은 제1 슬릿(3) 및 제1 렌즈(5)를 지나면서 R·G· B(Red·Green·Blue) 표색계에 따라 분광된다.A schematic diagram of an AMA engine system disclosed in this U.S. Patent No. 5,126,836 is shown in FIG. Referring to FIG. 1, the light beams incident from the light source 1 are spectroscopically measured by the R · G · B (Red Green Blue) colorimeter while passing through the first slit 3 and the first lens 5.
상기 R·G·B 별로 분광된 광속은 각기 제1 거울(7), 제2 거울(8) 및 제3 거울(9)에 의하여 반사되어 각각의 거울에 대응하는 AMA 소자들 (13)(15)(17)로 입사된다. 상기 R·G·B 별로 형성된 AMA 소자들(13)(15)(17)은 각기 그 내부에 구비된 거울을 소정의 각도로 경사지게 하여 입사된 광속을 반사시킨다. 이 때, 상기 거울은 거울의 하부에 형성된 변형부의 변형에 따라 기울게 된다. 상기 AMA 소자들 (13)(15)(17)로부터 반사된 빛은 제2 렌즈(19) 및 제2 슬릿(21)을 통과한 후, 투영 렌즈(23)에 의하여 스크린(도시되지 않음)에 투영되어 화상을 맺게 된다.The luminous flux spectra for R, G, and B are reflected by the first mirror 7, the second mirror 8, and the third mirror 9, respectively, and correspond to the AMA elements 13 and 15 corresponding to the respective mirrors. (17). The AMA elements 13, 15, and 17 formed by R, G, and B each incline the mirror provided therein at a predetermined angle to reflect the incident light beam. At this time, the mirror is inclined according to the deformation of the deformation portion formed in the lower portion of the mirror. The light reflected from the AMA elements 13, 15, 17 passes through the second lens 19 and the second slit 21, and then is projected to a screen (not shown) by the projection lens 23. Projected to form an image.
이러한 AMA를 이용한 광로 조절 장치는 크게 벌크형(bulk type)과 박막형 (thin film type)으로 구분된다. 상기 벌크형 장치는 미합중국 특허 제 5,085,497호 (issued to Gregory Um, et ai.), 제5,175,465호(issued to Gregory Um, et al.) 등에 개시되어 있다. 상기 벌크형 장치는 다층 세라믹을 얇게 절단하여 내부에 금속 전극이 형성된 세라믹 웨이퍼(ceramic wafer)를 트랜지스터가 내장된 액티브 매트릭스(active matrix)에 장착한 후, 쏘잉(sawing) 방법으로 가공하고 상부에 거울을 설치하여 이루어진다. 그러나, 벌크형 장치에 있어서, 액츄에이터(actuator)들을 쏘잉 방법으로 분리해야 하므로 설계 및 제조에 있어 매우 높은 정밀도가 요구되며 변형부의 응답 속도가 느리다는 단점이 있다. 그러므로 반도체 제조 공정을 이용하여 제조 할 수 있는 박막형 광로 조절 장치가 개발되었다.The optical path control device using the AMA is largely classified into a bulk type and a thin film type. Such bulk devices are disclosed in US Pat. No. 5,085,497 (issued to Gregory Um, et ai.), 5,175,465 (issued to Gregory Um, et al.) And the like. The bulk device cuts a thin layer of multilayer ceramic, mounts a ceramic wafer having a metal electrode therein into an active matrix in which a transistor is built, and then processes the saw by a sawing method and a mirror on the top. It is done by installation. However, in the bulk type device, actuators must be separated by a sawing method, which requires very high precision in design and manufacturing and has a disadvantage in that the response speed of the deformable part is slow. Therefore, a thin film type optical path control device that can be manufactured using a semiconductor manufacturing process has been developed.
상기 박막형 광로 조절 장치는 본 출원인이 1996년 8월 13일에 특허출원한 특허출원 제96-33608호(발명의 명칭 : 향상된 반사율을 갖는 박막형 광로 조절 장치 및 제조 방법)에 개시되어 있다.The thin film type optical path control apparatus is disclosed in Patent Application No. 96-33608 (name of the invention: thin film type optical path control apparatus and manufacturing method having an improved reflectance) which the applicant has applied for a patent on August 13, 1996.
도 2는 본 출원인의 선행 출원에 기재된 박막형 광로 조절 장치의 평면도를 도시한 것이며, 도 3은 도 2에 도시한 장치를 A-A' 선으로 자른 단면도를 도시한 것이다. 도 4a 내지 도 4c 는 도 3에 도시한 장치의 제조 공정도이며, 도 5는 도 3에 도시한 장치의 개략적인 전기 배선도이다.FIG. 2 is a plan view of the thin film type optical path adjusting device described in the applicant's prior application, and FIG. 3 is a sectional view taken along line AA ′ of the device shown in FIG. 2. 4A to 4C are manufacturing process diagrams of the apparatus shown in FIG. 3, and FIG. 5 is a schematic electrical wiring diagram of the apparatus shown in FIG.
도 2 및 도 3에 도시한 바와 같이, 상기 박막형 광로 조절 장치는 액티브 매트릭스(61)와 상기 액티브 매트릭스(61)의 상부에 형성된 액츄에이터(77)를 포함한다.As shown in FIG. 2 and FIG. 3, the thin film type optical path adjusting device includes an active matrix 61 and an actuator 77 formed on the active matrix 61.
내부에 M×N(M, N은 정수)개의 P-MOS(Metal Oxide Semicondutor) 트랜지스터(도시되지 않음)가 내장되고 일측 상부에 드레인 패드(drain pad)(62)가 형성된 상기 액티브 매트릭스(61)는 상기 드레인 패드(62) 및 액티브 매트릭스(61)의 상부에 형성된 보호층(passivation layer)(63)과, 보호층(63)의 상부에 형성된 식각 방지층(etch stop layer)(65)을 포함한다.The active matrix 61 in which M × N (M and N are integers) P-MOS (Metal Oxide Semicondutor) transistors (not shown) are embedded and a drain pad 62 is formed on one side thereof. The passivation layer 63 includes a passivation layer 63 formed on the drain pad 62 and the active matrix 61, and an etch stop layer 65 formed on the passivation layer 63. .
상기 액티브 매트릭스(61)는 실리콘(Si) 등의 반도체, 또는 유리나 알루미나(alumina)(Al2O3) 등의 절연 물질로 구성된다. 트랜지스터가 내장된 액티브 매트릭스(61)의 표면을 보호하기 위한 보호층(63)은 후속되는 공정 동안 액티브 매트릭스(61)가 손상을 입는 것을 방지한다. 상기 보호층(63)의 상부에 형성된 식각 방지층(65)은 상기 액티브 매트릭스(61) 및 보호층(63)이 후속되는 식각 공정에 의하여 식각되는 것을 방지한다.The active matrix 61 is made of a semiconductor such as silicon (Si) or an insulating material such as glass or alumina (Al 2 O 3 ). The protective layer 63 for protecting the surface of the active matrix 61 in which the transistor is embedded prevents the active matrix 61 from being damaged during the subsequent process. An etch stop layer 65 formed on the passivation layer 63 prevents the active matrix 61 and the passivation layer 63 from being etched by a subsequent etching process.
상기 액츄에이터(77)는 상기 식각 방지층(65) 중 아래에 드레인 패드(62)가 형성된 부분에 일측이 접촉되며, 타측이 에어 갭(68)을 개재하여 액티브 매트릭스 (61)와 평행하게 형성된 멤브레인(67), 멤브레인(membrane)(67)의 상부에 형성된 하부 전극(bottom electrode)(69), 하부 전극(69)의 상부에 형성된 변형부(active layer)(71), 변형부(71)의 일측 상부에 형성된 상부 전극(top electrode)(73), 상부 전극(73)의 상부에 형성된 반사층(75), 그리고 상기 변형부(71)의 타측으로부터 하부전극(69), 멤브레인(67), 식각 방지층(65) 및 보호층을 (63)을 통하여 상기 드레인 패드(62)까지 수직하게 형성된 비어 컨택(via contact)(72)을 포함한다.One side of the actuator 77 is in contact with a portion of the etch stop layer 65 in which the drain pad 62 is formed, and the other side of the actuator 77 is formed in parallel with the active matrix 61 through the air gap 68. 67, a bottom electrode 69 formed on the membrane 67, an active layer 71 formed on the lower electrode 69, and one side of the deformation 71. The upper electrode 73 formed on the upper portion, the reflective layer 75 formed on the upper electrode 73, and the lower electrode 69, the membrane 67, and the etch stop layer from the other side of the deformable portion 71. And a via contact 72 formed vertically through the protective layer 63 to the drain pad 62.
또한, 도 2에 도시한 바와 같이, 상기 멤브레인은(67)의 일측은 멤브레인(67)의 중앙부를 중심으로 사각형 형상의 오목한 부분을 가지며, 이러한 오목한 부분이 양쪽 가장자리로 가면서 계단형으로 넓어지는 형상으로 형성된다. 또한 상기 멤브레인(67)의 타측은 인접한 액츄에이터의 멤브레인의 계단형으로 넓어지는 오목한 부문에 대응하도록 멤브레인의 중심부를 향하여 계단형으로 좁아지는 형상의 돌출부를 갖는다. 따라서, 상기 멤브레인(67)의 돌출부는 인접한 멤브레인의 오목한 부분에 끼워지고, 상기 멤브레인의(67)의 오목한 부분에 인접한 멤브레인의 돌출부가 끼워져서 형성된다.In addition, as shown in FIG. 2, one side of the membrane 67 has a rectangular concave portion centered on the central portion of the membrane 67, and the concave portion is stepped toward both edges and widened stepwise. Is formed. The other side of the membrane 67 also has protrusions that are stepped narrowly toward the center of the membrane to correspond to the stepped concave sections of the membrane of adjacent actuators. Thus, the protrusion of the membrane 67 is formed by fitting into the concave portion of the adjacent membrane and the protrusion of the membrane adjacent to the concave portion of the membrane 67 is formed.
신호 전극인 하부 전극(69)에는 화상 신호가 액티브 매트릭스(61)에 내장된 트랜지스터로부터 드레인 패드(62) 및 비어 컨택(72)을 통하여 인가된다.An image signal is applied to the lower electrode 69, which is a signal electrode, through the drain pad 62 and the via contact 72 from a transistor built in the active matrix 61.
바이어스 전압이 인가되는 공통 전극인 상부 전극(73)의 일부에는 스트라이프(stripe)(74)가 형성되어 있다. 스트라이프(74)는 상부 전극(73)을 균일하게 작동시켜 광원으로부터 입사되는 광속의 난반사를 방지한다. 신호 전극인 상기 하부 전극 (69)에 화상 신호가 인가되고 공통 전극인 상부 전극(73)에 바이어스 전압이 인가되면, 상부 전극(73)과 하부 전극(69) 사이에 전계가 발생한다. 이 전계에 의하여 변형부(71)가 전계에 대해 수직한 방향으로 변형을 일으킨다. 반사층(75)은 R·G·B 표색계에 따라 분광된 광속에 대응하도록 R·G·B 별로 형성된 AMA 소자마다 각기 R·G·B별 기준 파장(λ)의배 두께의 2개 이상의 서로 다른 굴절률을 갖는 유전체 층들로 형성된다. 이에 의하여, 광원으로부터 입사된 광속은 상기와 같이 형성된 반사층(75)에 의하여 반사된다.A stripe 74 is formed on a part of the upper electrode 73 which is a common electrode to which a bias voltage is applied. The stripe 74 operates the upper electrode 73 uniformly to prevent diffuse reflection of the light beam incident from the light source. When an image signal is applied to the lower electrode 69 as a signal electrode and a bias voltage is applied to the upper electrode 73 as a common electrode, an electric field is generated between the upper electrode 73 and the lower electrode 69. By this electric field, the deformation | transformation part 71 produces a deformation | transformation to the perpendicular | vertical direction with respect to an electric field. The reflective layer 75 has a reference wavelength? It is formed from dielectric layers having two or more different indices of refraction thickness. As a result, the light beam incident from the light source is reflected by the reflective layer 75 formed as described above.
이하 상기 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 설명한다.Hereinafter, a manufacturing method of the thin film type optical path control device will be described with reference to the drawings.
도 4a를 참조하면, 내부에 M×N개의 P-MOS 트랜지스터가 내장되고, 일측상부에 드레인 패드(62)가 형성된 액티브 매트릭스(61)의 상부에 보호층(63)을 적층한다. 보호층(63)은 인 실리케이트 유리(Phospho-Silicate Glass : PSG)를 화학 기상증착(CVD) 방법에 의해 1. 0~2. 0㎛ 정도의 두께를 가지도록 형성한다. 이어서, 상기 보호층(63)의 상부에 식각 방지층(65)을 적층한다. 식각 방지층(65)은 질화물을 저압 화학 기상 증착(Low Pressure CVD : LPCVD) 방법을 이용하여 1000~2000Å 정도의 두께를 가지도록 형성한다.Referring to FIG. 4A, a protective layer 63 is stacked on top of an active matrix 61 having M × N P-MOS transistors embedded therein and a drain pad 62 formed on one side thereof. The protective layer 63 is formed of Phospho-Silicate Glass (PSG) by chemical vapor deposition (CVD) method. It is formed to have a thickness of about 0㎛. Subsequently, an etch stop layer 65 is stacked on the passivation layer 63. The etch stop layer 65 is formed to have a thickness of about 1000 to 2000 kPa using a low pressure chemical vapor deposition (LPCVD) method.
상기 식각 방지층(65)의 상부에는 희생층(sacrificial layer)(66)이 적층된다. 희생층(66)은 인 실리케이트 유리(PSG)를 대기압 화학 기상 증착(Atmospheric Pressure CVD : APCVD) 방법으로 1.0~2. 0㎛ 정도의 두께를 가지도록 형성한다. 계속해서, 상기 희생층(66) 중 아래에 드레인 패드(62)가 형성되어 있는 부분을 패터 닝하여 상기 식각 방지층(65)의 일부를 노출시킨다.A sacrificial layer 66 is stacked on the etch stop layer 65. The sacrificial layer 66 is 1.0-2 to the phosphorous silicate (PSG) by the atmospheric pressure chemical vapor deposition (Atmospheric Pressure CVD: APCVD) method. It is formed to have a thickness of about 0㎛. Subsequently, a portion of the sacrificial layer 66 in which the drain pad 62 is formed is patterned to expose a portion of the etch stop layer 65.
도 4b를 참조하면, 상기 노출된 식각 방지층(65)의 상부 및 희생충(66)의 상부에 멤브레인(67)을 적충한다. 멤브레인(67)은 질화물(nitride)을 저압 화학 기상 증착(LPCVD) 방법을 이용하여 0.1~1.0㎛ 정도의 두께를 가지도록 형성한다. 이어서, 백금(Pt), 또는 백금-탄탈륨(Pt-Ta) 등으로 구성된 하부 전극(69)을 상기 멤브레인(67)의 상부에 적층한다. 상기 하부 전극(69)은 스퍼터링(sputtering), 방법을 이용하여 0.1~1. 0㎛ 정도의 두께를 가지도록 형성한다.Referring to FIG. 4B, the membrane 67 is loaded on the exposed etch stop layer 65 and on the sacrificial insect 66. The membrane 67 is formed to have a thickness of about 0.1 μm to 1.0 μm using a low pressure chemical vapor deposition (LPCVD) method. Subsequently, a lower electrode 69 made of platinum (Pt), platinum-tantalum (Pt-Ta), or the like is stacked on the membrane 67. The lower electrode 69 may be sputtered using a method of 0.1 to 1. It is formed to have a thickness of about 0㎛.
상기 하부 전극(69)의 상부에는 변형부(71)가 적층된다. 변형부(71)는 PZT(Pb(Zr, Ti)O3), 또는 PLZT((Pb, La)(Zr,Ti)O3) 등의 압전 물질을 졸-겔(Sol-Gel)법, 스퍼터링 방법, 또는 화학 기상 증착(CVD) 방법을 이용하여 0. 1~1. 0㎛, 바람직하게는, 0.4㎛ 정도의 두께를 가지도록 형성한다.The deformation part 71 is stacked on the lower electrode 69. The deformable portion 71 is formed by sol-gel or sputtering piezoelectric materials such as PZT (Pb (Zr, Ti) O 3 ) or PLZT ((Pb, La) (Zr, Ti) O 3 ). 0.1 to 1. using the method or the chemical vapor deposition (CVD) method. It is formed to have a thickness of about 0 μm, preferably about 0.4 μm.
상부 전극(73)은 상기 변형부(71)의 상부에 형성된다. 상부 전극(73)은 알루미늄, 은, 또는 백금 등의 금속을 스퍼터링 방법을 이용하여 0. 1~1. 0㎛ 정도의 두께를 가지도록 형성한다. 그리고, 상부 전극(73)을 화소 형상으로 패터닝하여 상부 전극(73)의 일부에 스트라이프(74)를 형성한다.The upper electrode 73 is formed on the deformation part 71. The upper electrode 73 uses a sputtering method for a metal such as aluminum, silver, or platinum, from 0.1 to 1. It is formed to have a thickness of about 0㎛. The upper electrode 73 is patterned in a pixel shape to form a stripe 74 on a portion of the upper electrode 73.
도 4c를 참조하면, 상기 상부 전극(73)의 상부에는 반사층(75)이 적층된다. 반사층(75)은 TiO2,또는 SiO2등의 유전체를 화학 기상 증착(CVD) 방법을 이용하여 형성한다. 상기 반사층(75)을 형성할 때, 광원으로부터 입사된 후, R·G·B 표색계에 따라 분광된 광속에 대응하도록 R·G·B 별로 형성된 AMA 소자마다 각기 R·G·B별 기준 파장(λ)의배 두께의 서로 다른 굴절률을 갖는 2개 이상의 유전체층들을 포함하는 반사층(75)을 가지도록 형성한다. 이어서, 상기 변형부(71), 하부 전극(69), 멤브레인(67), 식각 방지층(65), 그리고 보호층(63)을 차례로 식각한 후, 비어컨택(72)을 형성한다. 비어 컨택(72)은 텅스텐, 또는 티타늄 등을 리프트-오프(lift-off) 방법을 이용하여 상기 변형부(71)로부터 드레인 패드(62)까지 수직하게 형송된다. 그리고, 플루오르화 수소(HF) 증기를 이용하여 상기 희생층(66)을 식각한후, 세정 및 건조하여 소자를 완성한다.Referring to FIG. 4C, a reflective layer 75 is stacked on the upper electrode 73. The reflective layer 75 forms a dielectric such as TiO 2 or SiO 2 using a chemical vapor deposition (CVD) method. When the reflective layer 75 is formed, the reference wavelength for each R, G, and B is formed for each AMA element formed for each of R, G, and B so as to correspond to the luminous flux spectra according to the R, G, B color system after being incident from the light source. λ) It is formed to have a reflective layer 75 including two or more dielectric layers having different refractive indices of twice the thickness. Subsequently, the deformable portion 71, the lower electrode 69, the membrane 67, the etch stop layer 65, and the protective layer 63 are sequentially etched to form a via contact 72. The via contact 72 is vertically shaped from the deformation portion 71 to the drain pad 62 using a tungsten, titanium, or the like lift-off method. The sacrificial layer 66 is etched using hydrogen fluoride (HF) vapor, and then washed and dried to complete the device.
상술한 박막형 광로 조절 장치에 있어서, 화상 신호는 상기 액티브 매트릭스(61)에 내장된 MOS 트랜지스터로부터 드레인(62) 패드 및 비어 컨택(72)을 통하여 신호 전극인 하부 전극(69)에 인가된다. 동시에 공통 전극인 상부 전극(73)에는 바이어스 전압이 인가되어 상부 전극(73)과 하부 전극(69) 사이의 변형부(71)가 변형을 일으킨다. 변형부(71)는 전계에 대하여 수직한 방향으로 수축하며, 따라서 액츄에이터(77)는 소정의 각도를 가지고 멤브레인(67)이 형성되어 있는 방향의 반대 방향으로 휘어진다. R·G·B 표색계에 따라 분광된 기준 파장들에 대응하여 형성된 반사층(75)은 액츄에이터(77)의 상부에 형성되어 있으므로 액츄에이터(77)와 함께 경사진다. 이에 따라서, 반사층(75)은 광원으로부터 입사되는 광속을 소정의 각도로 반사하며, 반사된 광속을 슬릿을 통과하여 스크린에 화상을 맺게 된다.In the above-described thin film type optical path adjusting device, an image signal is applied from the MOS transistor embedded in the active matrix 61 to the lower electrode 69 which is a signal electrode through the drain 62 pad and the via contact 72. At the same time, a bias voltage is applied to the upper electrode 73, which is a common electrode, and the deformation portion 71 between the upper electrode 73 and the lower electrode 69 causes deformation. The deformation portion 71 contracts in a direction perpendicular to the electric field, so the actuator 77 is bent in a direction opposite to the direction in which the membrane 67 is formed at a predetermined angle. The reflective layer 75 formed corresponding to the reference wavelengths spectroscopically measured by the R · G · B colorimetric system is inclined together with the actuator 77 because it is formed on the actuator 77. Accordingly, the reflective layer 75 reflects the light beam incident from the light source at a predetermined angle, and forms the image on the screen by passing the reflected light flux through the slit.
상술한 박막형 광로 조절 장치에 있어서, 도 5를 참조하면, 화상 신호가 인가되는 하부 전극(69)과의 전압차를 발생시키기 위하여 공통 전극인 상부 전극(73)에는 공통 전극선(82)을 통하여 바이어스 전압이 인가된다. 그러나, 상기 공통 전극선(82)은 매우 얇게 형성되기 때문에 그 내부 저항으로 인하여 전압 강하가 일어나 상부 전극(73)에 충분한 전압을 인가하기 어려운 문제점이 있다. 또한, 공통 전극선(82)이 트랜지스터의 소스 라인(source line)(80) 및 게이트 라인(gate line)(81)에 매우 인접하여 형성되기 때문에 상호 간에 간섭이 일어나 소자가 오동작을 일으킬 수 있다. 더욱이, 공통 전극선(82)은 그 공통 전극선(82)이 해당되는 열(column)에 위치하는 모든 상부 전극들에 전압을 인가하기 때문에 공통 전극선(82)에 결함(defect)이 발생할 경우, 그 공통 전극선(82)이 해당되는 열에 위치한 모든 상부 전극들에 전압을 인가하지 못하게 되며, 따라서 그 열에 위치한 소자들을 사용할 수 없는 문제점이 있다.In the above-described thin film type optical path adjusting device, referring to FIG. 5, the common electrode line 82 is biased through the common electrode line 82 in order to generate a voltage difference with the lower electrode 69 to which an image signal is applied. Voltage is applied. However, since the common electrode line 82 is formed very thin, a voltage drop occurs due to its internal resistance, which makes it difficult to apply a sufficient voltage to the upper electrode 73. In addition, since the common electrode line 82 is formed in close proximity to the source line 80 and the gate line 81 of the transistor, interference may occur between the elements, causing the device to malfunction. In addition, since the common electrode line 82 applies a voltage to all the upper electrodes in which the common electrode line 82 is located in the corresponding column, when the defect occurs in the common electrode line 82, the common electrode line 82 is common. The electrode line 82 may not apply a voltage to all the upper electrodes positioned in the corresponding column, and thus there is a problem in that the elements located in the column cannot be used.
따라서, 본 발명의 목적은 N형(N-type) MOS 트랜지스터를 사용하여 상부 전극을 액티브 매트릭스에 접지하여 공통 전극선을 제거함으로써, 상부 전극과 하부 전극 사이에 안정적인 전계가 발생하도록 하며, 액티브 매트릭스 상에 형성된 소자를 독립적으로 구동할 수 있는 박막형 광로 조절 장치 및 그 제조 방법을 제공함에 있다.Accordingly, an object of the present invention is to ground the upper electrode to the active matrix by using an N-type MOS transistor to remove the common electrode line, thereby generating a stable electric field between the upper electrode and the lower electrode, the active matrix phase It is to provide a thin film-type optical path control apparatus and a method for manufacturing the same that can independently drive the elements formed in the.
제1도는 종래의 광로 조절 장치의 엔진 시스템의 개략도이다.1 is a schematic diagram of an engine system of a conventional light path adjusting device.
제2도는 본 출원인이 선행 출원한 박막형 광로 조절 장치의 평면도이다.2 is a plan view of a thin film type optical path control device previously filed by the present applicant.
제3도는 제2도에 도시한 장치를 A-A' 선으로 자른 단면도이다.3 is a cross-sectional view taken along line A-A 'of the apparatus shown in FIG.
제4a도 내지 제4c도는 제3도에 도시한 장치의 제조 공정도이다.4A to 4C are manufacturing process diagrams of the apparatus shown in FIG.
제5도는 제3도에 도시한 장치의 개략적인 전기 배선도이다.5 is a schematic electrical wiring diagram of the apparatus shown in FIG.
제6도는 본 발명에 따른 박막형 광로 조절 장치의 평면도이다.6 is a plan view of a thin film type optical path control apparatus according to the present invention.
제7도는 제6도에 도시한 장치를 B-B'선으로 자른 단면도이다.FIG. 7 is a cross-sectional view taken along line BB ′ of the apparatus shown in FIG. 6.
제8도는 제6도에 도시한 장치를 C-C'선으로 자른 단면도이다.FIG. 8 is a cross-sectional view taken along line C-C 'of the apparatus shown in FIG.
제9a도 내지 제13b도는 제7도 및 제8도에 도시한 장치의 제조 공정도이다.9A to 13B are manufacturing process diagrams of the apparatus shown in FIGS. 7 and 8.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
100 : 액티브 매트릭스 105 : 보호층100: active matrix 105: protective layer
110 : 식각 방지층 115 : 제1 에어 갭110: etch stop layer 115: first air gap
120 : 드레인 패드 125 : 기판 패드120: drain pad 125: substrate pad
130 : 멤브레인 135 : 하부 전극130: membrane 135: lower electrode
140 : 변형층 145 : 상부 전극140: strained layer 145: upper electrode
150 : 거울 포스트 160 : 거울150: mirror post 160: mirror
165 : 제1 비어홀 170 : 제1 비어 컨택165: first via hole 170: first via contact
175 : 제2 비어 홀 180 : 제2 비어 컨택175: second via hole 180: second via contact
190 : 제2 에어 갭 200 : 액츄에이터190: second air gap 200: actuator
205 : 제1 Iso-Cut 210 : 제2 Iso-Cut205: first Iso-Cut 210: second Iso-Cut
220 : 소스 라인 230 : 게이트 라인220: source line 230: gate line
상기 목적을 달성하기 위하여 본 발명은, M×N(M,N은 정수)개의 트랜지스터가 내장되고 일측 상부에 드레인 패드가 형성되고, 상기 드레인 패드와 인접한 부분의 상부에 기판 패드가 형성된 액티브 매트릭스; 그리고 ⅰ) 일측의 양측부가 각기 상기 드레인 패드 및 상기 기판 패드가 형성된 상기 액티브 매트릭스의 상부에 접촉되며 타측이 제1 에어 갭을 개재하여 상기 액티브 매트릭스와 평행하도록 형성된 멤브레인, ⅱ) 상기 멤브레인의 상부에 형성된 하부 전극, ⅲ) 상기 하부 전극의 상부에 형성된 변형층, 그리고 ⅳ) 상기 변형층의 상부에 형성된 상부 전극을 포함하는 액츄에이터를 포함하는 박막형 광로 조절 장치를 제공한다.In order to achieve the above object, the present invention provides an active matrix including an M × N (M, N is an integer) transistor, a drain pad formed on one side thereof, and a substrate pad formed on a portion adjacent to the drain pad; And iii) a membrane formed on both sides of one side of each of which is in contact with an upper portion of the active matrix in which the drain pad and the substrate pad are formed, and the other side thereof is parallel to the active matrix via a first air gap. Provided is a thin film type optical path control device including a lower electrode formed, iii) an actuator including a strained layer formed on the upper portion of the lower electrode, and iii) an upper electrode formed on the upper portion of the strained layer.
또한, 상기 목적을 달성하기 위하여 본 발명은, M×N(M,N은 정수) 개의 트랜지스터가 내장된 액티브 매트릭스를 제공하는 단계; 상기 액티브 매트릭스의 일측 상부에 드레인 패드를 형성하는 단계; 상기 액티브 매트릭스 중 상기 드레인 패드가 형성된 부분의 상부에 기판 패드를 형성하는 단계; 일측의 양측부가 각기 상기 드레인 패드 및 상기 기판 패드가 형성된 상기 액티브 매트릭스의 상부에 접촉되며 타측이 제1에어 갭을 개재하여 상기 액티브 매트릭스와 평행하도록 멤브레인을 적층하는 단계; 상기 멤브레인의 상부에 하부 전극을 적층하는 단계; 상기 하부 전극의 상부에 변형층을 적층하는 단계; 상기 변형층의 상부에 상부 전극을 적층하는 단계; 그리고 상기 상부 전극, 상기 변형층, 상기 하부 전극 및 상기 멤브레인을 패터닝하는 단계를 포함하는 박막형 광로 조절 장치의 제조 방법을 제공한다.In addition, to achieve the above object, the present invention provides a method comprising: providing an active matrix containing M × N (M, N is an integer) transistor; Forming a drain pad on one side of the active matrix; Forming a substrate pad on an upper portion of the active matrix in which the drain pad is formed; Stacking a membrane such that both sides of one side are in contact with an upper portion of the active matrix in which the drain pad and the substrate pad are formed, and the other side thereof is parallel to the active matrix through a first air gap; Stacking a lower electrode on top of the membrane; Stacking a strained layer on top of the lower electrode; Stacking an upper electrode on the strained layer; And it provides a method of manufacturing a thin film-type optical path control device comprising the step of patterning the upper electrode, the strain layer, the lower electrode and the membrane.
본 발명에 따른 상기 장치에 있어서, TCP의 패드 및 AMA 패널의 패드로부터 전달된 화상 신호는 액티브 매트릭스에 내장된 N형 MOS 트랜지스터로부터 드레인 패드 및 제1 비어 컨택을 통하여 하부 전극에 인가된다. 동시에, 상부 전극에는 액티브 매트릭스의 후면으로부터 액티브 매트릭스,기판 패드 및 제2 비어 컨택을 통하여 바이어스 전압이 인가되어 상부 전극과 하부 전극 사이의 변형층이 변형을 일으킨다. 변형층은 전계에 대하여 수직한 방향으로 수축하며, 따라서 변형층을 포함하는 액츄에이터는 소정의 각도로 휘어진다. 액츄에이터의 상부에 형성되어 있는 거울은 변형층이 틸팅됨과 함께 소정의 각도로 기울어져 광원으로부터 입사되는 광속을 반사하며, 반사된 광속은 슬릿을 통과하여 스크린에 투영되어 화상을 맺는다.In the apparatus according to the present invention, the image signal transmitted from the pad of the TCP and the pad of the AMA panel is applied to the lower electrode through the drain pad and the first via contact from the N-type MOS transistor embedded in the active matrix. At the same time, a bias voltage is applied to the upper electrode from the rear surface of the active matrix through the active matrix, the substrate pad, and the second via contact, thereby deforming the strain layer between the upper electrode and the lower electrode. The strained layer contracts in a direction perpendicular to the electric field, so the actuator including the strained layer is bent at a predetermined angle. The mirror formed on the top of the actuator is tilted at a predetermined angle while the deformation layer is tilted to reflect the light beam incident from the light source, and the reflected light beam passes through the slit and is projected onto the screen to form an image.
따라서, 본 발명에 따른 박막형 광로 조절 장치 및 그 제조 방법에 의하면, N형 MOS 트랜지스터를 사용하여 상부 전극을 액티브 매트릭스에 접지하여 공통 전극선을 제거함으로써, 상부 전극과 하부 전극 사이에 안정적인 전계가 발생하도록 하며, 액티브 매트릭스 상에 형성된 소자를 독립적으로 구동할 수 있다.Therefore, according to the thin film type optical path control device and the manufacturing method thereof, the N-type MOS transistor is used to ground the upper electrode to the active matrix to remove the common electrode line, so that a stable electric field is generated between the upper electrode and the lower electrode. In addition, the devices formed on the active matrix can be driven independently.
이하 첨부한 도면을 참조하여 본 발명의 일실시예에 따른 박막형 광로 조절 장치 및 그 제조 방법을 상세하게 설명한다.Hereinafter, a thin film type optical path adjusting apparatus and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 6은 본 발명의 일실시예에 따른 박막형 광로 조절 장치의 평면도를 도시 한 것이며, 도 7은 도 6에 도시한 장치를 B-B' 선으로 자른 단면도를 도시한 것이며, 도 8은 도 6에 도시한 장치를 C-C' 선으로 자른 단면도를 도시한 것이다.6 is a plan view showing a thin film type optical path control apparatus according to an embodiment of the present invention, FIG. 7 is a cross-sectional view taken along line BB ′ of the apparatus shown in FIG. 6, and FIG. 8 is shown in FIG. 6. A cross-sectional view of one device taken along line CC 'is shown.
도 6 내지 도 8을 참조하면, 본 발명에 따른 상기 박막형 광로 조절 장치는 일측 상부에 드레인 패드(drain)(120)가 형성되고 타측 상부에 기판 패드(substrate pad)(125)가 형성된 액티브 매트릭스(active matrix)(100)와 상기 액티브 매트릭스(100)의 상부에 형성된 액츄에이터(actuator)(200)를 포함한다.6 to 8, the thin film type optical path control apparatus according to the present invention includes an active matrix having a drain pad 120 formed on one side and a substrate pad 125 formed on the other side. an active matrix (100) and an actuator (200) formed on the active matrix (100).
상기 액티브 매트릭스(100)는, 액티브 매트릭스(100), 드레인 패드(120) 및 기판 패드(125)의 상부에 형성된 보호층(passivation layer)(105)과, 보호층(105)의 상부에 형성된 식각 방지층(etch stop layer)(110)을 포함한다.The active matrix 100 may include a passivation layer 105 formed on the active matrix 100, the drain pad 120, and the substrate pad 125, and an etch formed on the passivation layer 105. An etch stop layer 110.
상기 액티브 매트릭스(100)는 실리콘(Si) 등의 P형(P-type) 반도체 기판(semiconductor substrate), 또는 유리나 알루미나(alumina)(A12O3) 등의 절연 물질로 구성된다. 바람직하게는, 상기 액티브 매트릭스(100)는 P형 반도체 기판이다. 액티브 매트릭스(100)에는 M×N개의 N형 MOS 트랜지스터(도시되지 않음)가 내장되어 있다. 보호층(105)은 인 실리케이트 유리(PSG)로 구성되며, 1. 0~2. 0㎛ 정도의 두께를 가진다. 상기 보호층(105)은 후속하는 공정 동안 액티브 매트릭스(100)를 보호하는 역할을 한다. 식각 방지층(110)은 질화물(nitride)로 이루어지며, 후속하는 식각 공정 동안 보호층(105) 및 액티브 매트릭스(100)가 식각되어 손상을 입는 것을 방지한다.The active matrix 100 is made of a P-type semiconductor substrate such as silicon (Si) or an insulating material such as glass or alumina (A1 2 O 3 ). Preferably, the active matrix 100 is a P-type semiconductor substrate. The active matrix 100 includes M x N N-type MOS transistors (not shown). The protective layer 105 is composed of phosphorus silicate glass (PSG), which is 1. 0 to 2. It has a thickness of about 0 μm. The protective layer 105 serves to protect the active matrix 100 during subsequent processing. The etch stop layer 110 is formed of nitride and prevents the protective layer 105 and the active matrix 100 from being etched and damaged during the subsequent etching process.
상기 액츄에이터(200)는 일측의 양측부가 상기 식각 방지층(110) 중 아래에 드레인 패드(120) 및 기판 패드(125)가 형성된 부분에 접촉되며, 타측이 제1 에어 갭(115)을 개재하여 식각 방지층(110)과 평행하게 형성된 멤브레인(membrane)(130), 멤브레인(130)의 상부에 형성된 하부 전극(bottom electrode)(135), 하부 전극 (135)의 상부에 형성된 변형층(active layer)(140), 변형층(140)의 상부에 형성된 상부 전극(top electrode)(145), 상기 변형층(140) 중 아래에 드레인 패드(120)가 형성된 부분으로부터 하부 전극(135), 멤브레인(130), 식각 방지층(110) 및 보호층(105)을 통하여 드레인 패드(120)까지 수직하게 형성된 제1 비어 컨택(170), 그리고 상기 변형층(140) 중 아래에 기판 패드(125)가 형성된 부분에 상부 전극(145), 변형층(140), 하부전극(135), 멤브레인(130), 식각 방지층(110) 및 보호층(105)을 통하여 기판 패드(125)까지 수직하게 형성된 제2 비어 컨택(180)을 포함한다.Both sides of one side of the actuator 200 contact a portion in which the drain pad 120 and the substrate pad 125 are formed below the etch stop layer 110, and the other side is etched through the first air gap 115. A membrane 130 formed in parallel with the prevention layer 110, a bottom electrode 135 formed on the membrane 130, and an active layer formed on the lower electrode 135 ( 140, a top electrode 145 formed on the strained layer 140, and a lower electrode 135 and a membrane 130 from a portion where the drain pad 120 is formed below the strained layer 140. A first via contact 170 vertically formed to the drain pad 120 through the etch stop layer 110 and the protective layer 105, and a portion of the deformation layer 140 in which the substrate pad 125 is formed. Through the upper electrode 145, the strained layer 140, the lower electrode 135, the membrane 130, the etch stop layer 110, and the protective layer 105. The second blank is formed perpendicularly to the substrate pad 125 includes a contact (180).
그리고, 상부 전극(145)의 일측 상부에 형성된 거울 포스트(150)를 통하여 일측이 접촉되며 타측이 제2 에어 갭(190)을 개재하여 상부 전극(145)과 평행하게 거울(160)이 형성된다.One side of the upper electrode 145 is contacted through the mirror post 150 formed on the upper side, and the other side of the mirror 160 is formed in parallel with the upper electrode 145 via the second air gap 190. .
도 6에 도시한 바와 같이, 상기 멤브레인은(130)의 일측은 멤브레인(130)의 중앙부를 중심으로 사각형 형상의 오목한 부분을 가지며, 이러한 오목한 부분이 중심부로 가면서 계단형으로 좁아지는 형상으로 형성된다. 상기 멤브레인(130)의 타측은 인접한 액츄에이터의 멤브레인의 계단형으로 좁아지는 오목한 부분에 대응하도록 멤브레인의 중심부를 향하여 계단형으로 좁아지는 형상의 돌출부를 갖는다. 따라서, 상기 멤브레인(130)의 돌출부는 인접한 멤브레인의 돌출부가 끼워져서 형성된다. 또한, 상기 멤브레인(130)은 일측의 양측부가 상기 식각 방지층(110) 중 아래에 드레인 패드(120) 및 기판 패드(125)가 형성된 부분에 각기 접촉된다. 상기 드레인 패드(120)가 형성된 부분에는 제1 비어 홀(165) 및 제1 비어 컨택(170)이 형성되며, 상기 기판 패드(125)가 형성된 부분에는 제2 비어 홀(175) 및 제2 비어 컨택(180)이 형성된다. 그리고, 상기 하부 전극(135) 중 제1 비어 홀(165)과 인접한 부분에는 액츄에이터(200)가 형성된 방향과 나란하게 제1 Iso-Cut(205)이 형성되며, 하부 전극(135) 중 제2 비어 홀(175)과 인접한 부분에는 액츄에이터(200)가 형성된 방향과 수직하게 제2 Iso-Cut(210)이 형성된다. 상기 제1 Iso-Cut(205)은 액츄에이터들을 전기적으로 분리하며, 제2 Iso-Cut(210)은 하부 전극(135)과 상부 전극(145)을 전기적으로 분리한다.As shown in FIG. 6, one side of the membrane 130 has a concave portion having a rectangular shape around a central portion of the membrane 130, and the concave portion is formed in a step shape narrowing toward the center. . The other side of the membrane 130 has a projecting portion that is narrowed toward the center of the membrane to correspond to the stepped narrowing portion of the membrane of the adjacent actuator. Thus, the protrusion of the membrane 130 is formed by fitting the protrusion of the adjacent membrane. In addition, both sides of one side of the membrane 130 are in contact with portions where the drain pad 120 and the substrate pad 125 are formed below the etch stop layer 110. A first via hole 165 and a first via contact 170 are formed in a portion where the drain pad 120 is formed, and a second via hole 175 and a second via are formed in a portion where the substrate pad 125 is formed. Contact 180 is formed. In addition, a first Iso-Cut 205 is formed in a portion adjacent to the first via hole 165 of the lower electrode 135 in parallel with a direction in which the actuator 200 is formed, and a second of the lower electrodes 135 is formed. A second Iso-Cut 210 is formed in a portion adjacent to the via hole 175 perpendicular to the direction in which the actuator 200 is formed. The first Iso-Cut 205 electrically separates the actuators, and the second Iso-Cut 210 electrically separates the lower electrode 135 and the upper electrode 145.
상기 멤브레인(130)은 질화물로 구성되어 0. 1~1. 0㎛ 정도의 두께를 가지며, 하부 전극(135)은 백금(Pt), 탄탈륨(Ta) 등의 금속으로 구성되어 0. 1~1. 0㎛ 정도의 두께를 가진다. 신호 전극인 하부 전극(135)에는 화상 신호가 액티브 매트릭스에 내장된 트랜지스터로부터 드레인 패드(105) 및 제1 비어 컨택(170)을 통하여 인가된다. 변형층(140)은 PZT, 또는 PLZT 등의 압전 물질을 사용하여 0. 1~1. 0㎛ , 바람직하게는 0. 4㎛ 정도의 두께를 가진다.The membrane 130 is made of nitride 0.1-1. It has a thickness of about 0㎛, the lower electrode 135 is composed of a metal such as platinum (Pt), tantalum (Ta), 0.1-1. It has a thickness of about 0 μm. An image signal is applied to the lower electrode 135, which is a signal electrode, through the drain pad 105 and the first via contact 170 from a transistor embedded in an active matrix. The strained layer 140 uses a piezoelectric material such as PZT, PLZT, or the like. It has a thickness of about 0 μm, preferably about 0.4 μm.
상부 전극(145)은 백금, 탄탈륨, 알루미늄, 또는 은 등의 금속으로 이루어지며 0. 1~1. 0㎛ 정도의 두께를 갖는다. 상부 전극(145)은 제2 비어 컨택(180)을 통하여 기판 패드(125)에 접촉된다. 따라서, 상부 전극(145)은 P형 반도체 기판인 액티브 매트릭스(100)와 전기적으로 연결되므로 액티브 매트릭스(100)의 후면을 통하여 상기기판 전체에 바이어스 전압을 인가하면, 액티브 매트릭스(100)를 통하여 바이어스 전압이 상기 상부 전극(145)에 인가된다. 이에 따라서, 화상 신호가 인가된 하부 전극(135)과 바이어스 전압이 인가된 상부 전극(145) 사이에 전계가 발생하며, 이러한 전계에 의하여 변형층(140)이 소정의 틸팅(tilting) 각도로 변형을 일으킨다. 거울(160)은 백금, 알루미늄, 또는 은 등의 금속으로 이루어지며 0. 1~1. 0㎛ 정도의 두께를 가진다. 상기 거울(160)은 상부 전극(145)과 함께 틸팅되어 광원으로부터 입사되는 광속을 반사하는 역할을 한다.The upper electrode 145 is made of a metal such as platinum, tantalum, aluminum, or silver, and 0.1-1. It has a thickness of about 0 μm. The upper electrode 145 is in contact with the substrate pad 125 through the second via contact 180. Therefore, since the upper electrode 145 is electrically connected to the active matrix 100, which is a P-type semiconductor substrate, when a bias voltage is applied to the entire substrate through the rear surface of the active matrix 100, the upper electrode 145 is biased through the active matrix 100. Voltage is applied to the upper electrode 145. Accordingly, an electric field is generated between the lower electrode 135 to which the image signal is applied and the upper electrode 145 to which the bias voltage is applied, and the deformation layer 140 is deformed at a predetermined tilting angle by the electric field. Causes The mirror 160 is made of metal such as platinum, aluminum, or silver, and has a thickness of 0.01 to 1. It has a thickness of about 0 μm. The mirror 160 is tilted together with the upper electrode 145 to reflect the light beam incident from the light source.
이하 상술한 본 발명의 일실시예에 따른 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to an embodiment of the present invention described above will be described in detail with reference to the accompanying drawings.
도 9a 내지 도 13b 는 본 발명에 따른 상기 박막형 광로 조절 장치의 제조 공정도이다.9a to 13b is a manufacturing process diagram of the thin film type optical path control apparatus according to the present invention.
도 9a는 액티브 매트릭스(100) 상에 드레인 패드(120)를 형성한 후, 제1 희생층(113)을 패터닝한 상태를 나타내는 도면이고, 도 9b는 액티브 매트릭스(100) 상에 기판 패드(125)를 형성한 후, 제1 희생충(113)을 패터닝한 상태를 나타내는 도면이다. 도 9c는 도 9a 및 도 9b에 도시한 장치의 개략적인 전기 배선도이다.FIG. 9A is a view illustrating a state in which the first sacrificial layer 113 is patterned after the drain pad 120 is formed on the active matrix 100, and FIG. 9B illustrates a substrate pad 125 on the active matrix 100. ) Is a diagram showing a state in which the first sacrificial insect 113 is patterned. 9C is a schematic electrical wiring diagram of the apparatus shown in FIGS. 9A and 9B.
도 9a 및 도 9b를 참조하면, 내부에 M×N(M,N은 정수)개의 N형 MOS 트랜지스터(도시되지 않음)가 매트릭스 형태로 내장된 P형 반도체 기판인 액티브 매트릭스(100) 일측 상부에 드레인 패드(120)를 형성하고, 동시에 액티브 매트릭스(100)의 타측 상부에 기판 패드(125)를 형성한다. 이 때, 드레인 패드(120)는 상기 N형 MOS 트랜지스터 중 드레인의 상부에 형성되며, 기판 패드(125)는 N형 MOS 트랜지스터 중 드레인과 소스(source)로부터 산화막에 의해 이격되며, 상기 P형 반도체 기판인 액티브 매트릭스(100)에 직접 접촉되게 형성한다. 종래에는 상부 전극에 전압을 인가하기 위하여 공통 전극선을 형성하였다. 그러나, 도 9c에 도시한 바와 같이 본 발명에서는 상부 전극(145)을 기판 패드(125)를 통하여 액티브 매트릭스(100)에 연결되게 함으로써, 공통 전극선을 제거할 수 있다. 또한, 이에 의하여 게이트 라인(230) 및 소스 라인(220)이 공통 전극선과 인접함으로 인하여 전선들 상호 간에 간섭이 일어나는 것을 최소화할 수 있다.9A and 9B, M × N (where M and N are integers) N-type MOS transistors (not shown) are disposed on an upper side of an active matrix 100, which is a P-type semiconductor substrate having a matrix embedded therein. The drain pad 120 is formed, and at the same time, the substrate pad 125 is formed on the other side of the active matrix 100. In this case, the drain pad 120 is formed above the drain of the N-type MOS transistor, and the substrate pad 125 is spaced apart from the drain and the source of the N-type MOS transistor by an oxide film. It is formed to be in direct contact with the active matrix 100 which is a substrate. Conventionally, a common electrode line is formed to apply a voltage to the upper electrode. However, as shown in FIG. 9C, the common electrode line may be removed by connecting the upper electrode 145 to the active matrix 100 through the substrate pad 125. In addition, since the gate line 230 and the source line 220 are adjacent to the common electrode line, interference between the wires may be minimized.
이어서, 상기 드레인 패드(120), 기판 패드(125) 및 액티브 매트릭스(100)의 상부에 보호층(105)을 적층한다. 보호층(105)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법을 이용하여 1. 0~2. 0㎛ 정도의 두께를 가지도록 형성한다. 보호층(105)은 후속하는 공정 동안 액티브 매트릭스(100)를 보호한다. 상기 보호층(105)의 상부에는 식각 방지층(110)이 적층된다. 식각 방지층(110)은 질화물을 저압화학 기상 증착(LPCVD) 방법을 이용하여 1000~2000Å 정도의 두께를 가지도록 형성한다. 식각 방지층(110)은 후속하는 식각 공정 동안 액티브 매트릭스(100) 및 보호층(105)이 식각되는 것을 방지한다.Subsequently, a protective layer 105 is stacked on the drain pad 120, the substrate pad 125, and the active matrix 100. The protective layer 105 is formed of phosphorous silicate glass (PSG) using a chemical vapor deposition (CVD) method. It is formed to have a thickness of about 0㎛. The protective layer 105 protects the active matrix 100 during subsequent processing. An etch stop layer 110 is stacked on the passivation layer 105. The etch stop layer 110 is formed to have a thickness of about 1000 ~ 2000Å by using a low pressure chemical vapor deposition (LPCVD) method. The etch stop layer 110 prevents the active matrix 100 and the protective layer 105 from being etched during the subsequent etching process.
상기 식각 방지층(110)의 상부에는 제1 희생층(113)이 적층된다. 제1 희생층(113)은 인 실리케이트 유리(PSG)를 대기압 화학 기상 증착(APCVD) 방법을 이용하여 0. 5~2. 0㎛ 정도의 두께를 가지도록 형성한다. 계속해서, 상기 제1 희생층(113)중 아래에 드레인 패드(120)가 형성된 부분 및 기판 패드(125)가 형성된 부분을 각기 패터닝하여, 식각 방지층(110) 중 아래에 드레인 패드(120)가 형성된 부분 및 아래에 기판 패드(125)가 형성된 부분을 각각 노출시킨다.The first sacrificial layer 113 is stacked on the etch stop layer 110. The first sacrificial layer 113 is made of phosphorus silicate glass (PSG) using an atmospheric pressure chemical vapor deposition (APCVD) method. It is formed to have a thickness of about 0㎛. Subsequently, portions of the first sacrificial layer 113 having the drain pads 120 formed thereon and portions having the substrate pads 125 are patterned, respectively, so that the drain pads 120 may be disposed below the etch stop layer 110. The formed portion and the portion on which the substrate pad 125 is formed are exposed.
도 10a 및 도 10b는 상부 전극(145)을 적층한 상태를 나타내는 도면들이다. 도 10a 및 도 10b를 참조하면, 상기 노출된 식각 방지층(65)의 상부 및 제1희생층(113)의 상부에 멤브레인(130)을 적층한다. 멤브레인(130)은 질화물을 저압 화학 기상 증착(LPCVD) 방법을 이용하여 0. 1~1. 0㎛ 정도의 두께를 가지도록 형성한다. 이어서, 백금, 탄탈륨, 또는 백금-탄탈륨 등의 금속으로 구성된 하부 전극(135) 중 드레인 패드 (120)와 인접한 부분을 액츄에이터(200)가 형성되는 방향과 나란한 방향으로 분리하여 제1 Iso-Cut(205)(도 6 참조)을 형성한다. 또한, 하부 전극(135)을 상부 전극(145)과 전기적으로 분리하기 위하여 하부 전극(135) 중 기판 패드(125)와 인접한 부분을 액츄에이터(200)가 형성되는 방향에 대하여 수직한 방향으로 분리하여 제2 Iso-Cut(210)을 형성한다.10A and 10B are diagrams illustrating a state in which the upper electrodes 145 are stacked. 10A and 10B, the membrane 130 is stacked on the exposed etch stop layer 65 and on the first sacrificial layer 113. Membrane 130 is formed by using a low pressure chemical vapor deposition (LPCVD) method. It is formed to have a thickness of about 0㎛. Subsequently, the portion adjacent to the drain pad 120 of the lower electrode 135 made of metal such as platinum, tantalum, or platinum-tantalum is separated in a direction parallel to the direction in which the actuator 200 is formed to form the first Iso-Cut ( 205 (see Fig. 6). In addition, in order to electrically separate the lower electrode 135 from the upper electrode 145, a portion adjacent to the substrate pad 125 of the lower electrode 135 is separated in a direction perpendicular to the direction in which the actuator 200 is formed. The second Iso-Cut 210 is formed.
제1 Iso-Cut(205) 및 제2 Iso-Cut(210)이 형성된 상기 하부 전극(135)의 상부에는 변형층(140)이 적층된다. 변형층(140)은 PZT, 또는 PLZT등의 압전 물질을 졸-겔(So1-Gel)법, 스퍼터링 방법, 또는 화학 기상 증착(CVD) 방법을 이용하여 0. 1~1. 0㎛, 바람직하게는 0. 4㎛ 정도의 두께를 가지도록 형성한다. 상부 전극(145)은 백금, 탄탈륨, 알루미늄, 또는 은 등의 금속을 스퍼터링 방법을 이용하여 0. 1~1. 0㎛ 정도의 두께를 가지도록 형성한다.A strained layer 140 is stacked on the lower electrode 135 on which the first Iso-Cut 205 and the second Iso-Cut 210 are formed. The strained layer 140 may be formed of a piezoelectric material such as PZT or PLZT by using a sol-gel (So1-Gel) method, a sputtering method, or a chemical vapor deposition (CVD) method. It is formed to have a thickness of about 0 μm, preferably about 0.4 μm. The upper electrode 145 uses a sputtering method for a metal such as platinum, tantalum, aluminum, or silver, from 0.1 to 1.1. It is formed to have a thickness of about 0㎛.
도 11a는 제1 비어 컨택(170)을 형성한 상태를 나타내는 도면이고, 도 11b는 제2 비어 컨택(180)을 형성한 상태를 나타내는 도면이다.FIG. 11A illustrates a state in which the first via contact 170 is formed, and FIG. 11B illustrates a state in which the second via contact 180 is formed.
도 11a 및 도 11b를 참조하면, 상기 상부 전극(145), 변형층(140) 그리고 하부전극(135)을 차례로 패터닝한다. 즉, 상기 상부 전극(145)의 상부에 포토 레지스트(photo resist)를 도포한 후, 상부 전극(145)이 소정의 화소 형상을 갖도록 패터닝한 다음, 상기 포토 레지스트를 제거한다. 이와 같은 방법으로 변형층(140) 및 하부 전극(135)을 패터닝한다.11A and 11B, the upper electrode 145, the strained layer 140, and the lower electrode 135 are patterned in sequence. That is, after the photoresist is applied on the upper electrode 145, the upper electrode 145 is patterned to have a predetermined pixel shape, and then the photoresist is removed. In this manner, the strained layer 140 and the lower electrode 135 are patterned.
이어서, 상기 변형층(140) 중 아래에 드레인 패드(120)가 형성된 부분으로부터 변형층(140), 하부 전극(135), 멤브레인(130), 식각 방지층(110), 그리고 보호층(105)을 차례로 식각하여 제1 비어 홀(165)을 형성한다. 동시에, 상기 변형층(140) 중 아래에 기판 패드(125)가 형성된 부분으로부터 변형층(140), 하부 전극(135), 멤브레인(130), 식각 방지층(110), 그리고 보호층(105)을 차례로 식각하여 제2 비어 홀(175)을 형성한다. 게속하여, 제1 비어 홀(165) 및 제2 비어 홀(175)에 각각 제1 비어 컨택(170) 및 제2 비어 컨택(180)을 형성한다. 제1 비어 컨택(170)은 텅스텐, 또는 티타늄 등의 금속을 스퍼터링 방법을 이용하여 상기 변형층(140)으로부터 드레인 패드(120)까지 수직하게 형성된다. 제1 비어 컨택(170)은 상기 하부 전극(135)과 드레인패드(120)를 전기적으로 연결한다. 제2 비어 컨택(180)은 텅스텐, 또는 티타늄 등의 금속을 스퍼터링 방법을 이용하여 상기 변형층(140)의 상부로부터 기판 패드 (125)까지 수직하게 형성된다. 제2 비어 컨택(180)은 상부 전극(145)과 기판 패드(125)를 서로 연결한다. 따라서, 화상 신호는 액티브 매트릭스(100)에 내장된 트랜지스터로부터 드레인 패드(120) 및 제1 비어 컨택(170)을 통하여 전압이 인가되어, 상부 전극(145)과 하부 전극(135) 사이에 전계가 발생한다. 이러한 전계에 의하여 변형층(140)의 소정의 각도로 변형을 일으킨다. 종래에는 상부 전극에 바이어스 정압을 인가하기 위하여 별도로 공통 전극선을 형성함으로서 여러 가지 문제가 발생하였다. 그러나, 본 발명에서는 상술한 바와 같이, 기판 패드(125)를 통하여 상부 전극(145)이 액티브 매트릭스(100) 중 트랜지스터가 형성되지 않은 부분에 연결됨으로써, 상부 전극(145)에 액티브 매트릭스(100)의 후면으로부터 상기 기판 패드(125)를 통하여 전압이 인가되므로 별도의 공통 전극선을 형성할 필요가 없게 된다.Subsequently, the strained layer 140, the lower electrode 135, the membrane 130, the etch stop layer 110, and the protective layer 105 are removed from a portion of the strained layer 140 in which the drain pad 120 is formed below. Etching is performed sequentially to form the first via hole 165. At the same time, the strained layer 140, the lower electrode 135, the membrane 130, the etch stop layer 110, and the protective layer 105 may be removed from a portion of the strained layer 140 in which the substrate pad 125 is formed below. The second via holes 175 are sequentially formed by etching. The first via contact 170 and the second via contact 180 may be formed in the first via hole 165 and the second via hole 175, respectively. The first via contact 170 is vertically formed from the strained layer 140 to the drain pad 120 by sputtering a metal such as tungsten or titanium. The first via contact 170 electrically connects the lower electrode 135 and the drain pad 120. The second via contact 180 is formed vertically from the top of the strained layer 140 to the substrate pad 125 by sputtering a metal such as tungsten or titanium. The second via contact 180 connects the upper electrode 145 and the substrate pad 125 to each other. Accordingly, a voltage is applied to the image signal through the drain pad 120 and the first via contact 170 from the transistor embedded in the active matrix 100, so that an electric field is generated between the upper electrode 145 and the lower electrode 135. Occurs. The electric field causes deformation at a predetermined angle of the deformation layer 140. Conventionally, various problems have arisen by forming a common electrode line separately in order to apply a bias positive pressure to the upper electrode. However, in the present invention, as described above, the upper electrode 145 is connected to the portion of the active matrix 100 in which the transistor is not formed through the substrate pad 125, whereby the active matrix 100 is connected to the upper electrode 145. Since a voltage is applied from the rear surface of the substrate pad 125 through the substrate pad 125, it is not necessary to form a separate common electrode line.
그리고, 상기 멤브레인(130)을 상부 전극(145)과 같은 방법으로 패터닝한다. 도 12a 및 도 12b는 제2 희생층(185)을 형성한 상태를 나타내는 도면들이다. 도 12a 및 도 12b를 참조하며, 플루오르화 수소(HF) 증기를 이용하여 상기 제1 희생층(113)을 식각하여 제1 에어 갭(115)을 형성한 후, 상기 결과물 전면에 제2 희생층(185)을 형성한다. 제2 희생층(185)은 유동성이 우수한 폴리머 등을 스핀 코팅(spin coating) 방법을 이용하여 상부 전극(145) 상부의 일정한 높이까지 형성함으로서, 제1 에어 갭(115) 및 상기 구조의 공간을 채우게 된다. 이어서, 상기 제2 희생층(185)을 패터닝하여 상부 전극(145)의 일측 상부가 노출되게 한다.The membrane 130 is patterned in the same manner as the upper electrode 145. 12A and 12B are diagrams illustrating a state in which the second sacrificial layer 185 is formed. 12A and 12B, after etching the first sacrificial layer 113 using hydrogen fluoride (HF) vapor to form a first air gap 115, a second sacrificial layer is formed on the entire surface of the resultant. Form 185. The second sacrificial layer 185 forms a polymer having excellent fluidity by using a spin coating method to a certain height above the upper electrode 145, thereby forming a space between the first air gap 115 and the structure. Filled up. Subsequently, the second sacrificial layer 185 is patterned so that an upper portion of one side of the upper electrode 145 is exposed.
도 13a 및 13b는 거울 (160)을 형성한 상태를 나타내는 도면들이다. 도 13a 및 13b를 참조하면, 상기 노출된 상부 전극(145)의 상부 및 제2 희생층(185)의 상부에 백금, 알루미늄, 또는 은 등의 금속을 스퍼터링 한다. 이어서, 상기 스퍼터링된 금속을 패터닝하여 사각형의 형상의 갖는 거울(160)과 거울 포스트(150)를 동시에 형성한다. 이 후에, 상기 제2 희생층(185)을 산소(O2) 플라즈마(plasma)를 사용하여 제거함으로써, AMA 소자를 완성한다.13A and 13B are views showing a state in which the mirror 160 is formed. 13A and 13B, a metal such as platinum, aluminum, or silver is sputtered on the exposed upper electrode 145 and on the second sacrificial layer 185. Subsequently, the sputtered metal is patterned to simultaneously form a mirror 160 having a rectangular shape and a mirror post 150. Thereafter, the second sacrificial layer 185 is removed using an oxygen (O 2) plasma to complete the AMA device.
상기와 같이, M×N개의 AMA 소자를 완성한 후, 크롬(Cr), 니켈(Ni), 또는 금(Au)등의 금속을 스퍼터링 방법, 또는 증착(evaporation) 방법을 이용하여 액티브 매트릭스(100)의 하단에 증착시켜 저항 컨택(ohmic)(도시되지 않음)을 형성한다. 그리고, 후속하는 공통 전극인 상부 전극(145)에 바이어스 전압을 인가하고 신호 전극인 하부 전극(135)에 화상 신호를 인가하기 위한 TCP 본딩을 대비하여 액티브 매트릭스(100)를 자른다. 이 경우, 후속되는 공정을 대비하여 액티브 매트릭스(100)를 소정의 두께까지만 잘라낸다. 이어서, AMA 패널(pannel)의 패드(도시되지 않음)와 TCP의 패드(도시되지 않음)를 연결하여 박막형 AMA 모듈(module)의 제조를 완성한다.As described above, after completing the M × N AMA elements, the active matrix 100 may be sputtered or evaporated on a metal such as chromium (Cr), nickel (Ni), or gold (Au). It is deposited at the bottom of to form an ohmic (not shown). The active matrix 100 is cut in preparation for TCP bonding for applying a bias voltage to a subsequent upper electrode 145, which is a common electrode, and applying an image signal to a lower electrode 135, which is a signal electrode. In this case, the active matrix 100 is cut only to a predetermined thickness in preparation for the subsequent process. Subsequently, the pad (not shown) of the AMA panel and the pad (not shown) of the TCP are connected to complete manufacturing of the thin film AMA module.
상술한 본 발명에 따른 박막형 광로 조절 장치에 있어서, TCP의 패드 및 AMA 패널의 패드로부터 전달된 화상 신호는 액티브 매트릭스(100)에 내장된 N형 MOS 트랜지스터로부터 드레인 패드(120) 및 제1 비어 컨택(170)을 통하여 하부전극(135)에 인가된다. 동시에, 상부 전극(145)에는 액티브 매트릭스(100)의 후면으로부터 액티브 매트릭스(100), 기판 패드(125) 및 제2 비어 컨택(180)을 통하여 바이어스 전압이 인가되어 상부 전극(145)과 하부 전극(135) 사이의 변형층(140)이 변형을 일으킨다. 변형층(140)은 전계에 대하여 수직한 방향으로 수축하며, 따라서 변형층(140)을 포함하는 액츄에이터(200)는 소정의 각도로 휘어진다. 액츄에이터(200)의 상부에 형성되어 있는 거울(160)은 변형층(140)이 틸팅됨과 함께 소정의 각도로 기울어져 광원으로부터 입사되는 광속을 반사하며, 반사된 광속은 슬릿을 통과하여 스크린에 투영되어 화상을 맺는다.In the above-described thin film type optical path control device according to the present invention, the image signal transmitted from the pad of the TCP and the pad of the AMA panel is transferred from the N-type MOS transistor embedded in the active matrix 100 to the drain pad 120 and the first via contact. It is applied to the lower electrode 135 through the 170. At the same time, a bias voltage is applied to the upper electrode 145 through the active matrix 100, the substrate pad 125, and the second via contact 180 from the rear surface of the active matrix 100 so that the upper electrode 145 and the lower electrode. The strained layer 140 between the 135 causes strain. The strained layer 140 contracts in a direction perpendicular to the electric field, and thus the actuator 200 including the strained layer 140 is bent at a predetermined angle. The mirror 160 formed on the actuator 200 is tilted at a predetermined angle with the tilting layer 140 tilted to reflect the light beam incident from the light source, and the reflected light beam passes through the slit and is projected onto the screen. And bear an image.
따라서, 본 발명에 따른 박막형 광로 조절 장치 및 그 제조 방법에 의하면, N형 MOS 트랜지스터를 사용하여 상부 전극을 액티브 매트릭스에 접지하여 공통전극선을 제거함으로써, 상부 전극과 하부 전극 사이에 안정적인 전계가 발생하도록 하며, 액티브 매트릭스 상에 형성된 소자를 독립적으로 구동할 수 있다.Therefore, according to the thin film type optical path control device and the manufacturing method thereof, the N-type MOS transistor is used to ground the upper electrode to the active matrix to remove the common electrode line, so that a stable electric field is generated between the upper electrode and the lower electrode. In addition, the devices formed on the active matrix can be driven independently.
이상, 본 발명을 바람직한 실시예에 의하여 상세하게 설명 및 도시하였지만, 본 발명은 이에 의하여 제한되는 것이 아니라 당 분야에서 통상의 지식을 가진 자가 통상적인 범위 내에서 이를 변형하는 것이나 개량하는 것이 가능하다.As mentioned above, although the present invention has been described and illustrated in detail by the preferred embodiments, the present invention is not limited thereto, and it is possible for the person skilled in the art to modify or improve the present invention within the ordinary range.
Claims (11)
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