KR100229265B1 - 전하전송장치의 제조방법 - Google Patents
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Abstract
n형 다결정실리콘층 및 p형 다결정실리콘층을 포함하는 단일층 전하전송 전극들을 포함하는 전하전송장치에 있어서, 전하축적 영역 및 퍼텐셜 장벽 영역의 크기가 원하는 값으로 설정될 수 있으며, 퍼텐셜 장벽의 높이가 바람직한 재현성으로 제조된다.
다결정실리콘층은 반도체 기판상에 제조된다. 포토레지스터층 (106) 을 마스크로 이용하여, 액상정상에 의해 실리콘산화물층이 형성되어지도록 인 이온이 주입된다. 그후, 보론 이온이 주입된다. n형 다결정실리콘층 및 p형 다결정실리콘 층 사이의 접합영역이 전하전송전극들을 분리시키기 위해 에칭된다.
Description
본 발명은 전하축적 영역 및 퍼텐셜 장벽 영역을 포함하는 전하전송장치를 제조하는 방법에 관한 것으로, 특히, 전하전송전극이 2개의 서로 다른 도전형 다결정 실리콘층을 포함하는 전하전송장치를 제조하는 방법에 관한 것이다.
최근의 미세가공기술의 향상과 관련하여, 전극들이 약 0.2 um 내지 0.3 um 의 간격으로 단일층 도전물질을 에칭시켜 제조되는 단일층 전극구조를 갖는 전하전송장치를 제조하는 것이 가능하다. 그 전극들은 단일층 전극구성의 전하전송장치에서 서로 중첩되지 않아, 관련 층들사이의 층간 용량이 감소되는 유리한 특징이 있으며, 더욱이, 전극들 사이의 절연불량이 제거될 수 있다. 게다가, 상술한 구조에 따르면, 층간 절연막의 제조를 위해 전극 산화가 불필요하게 된다. 이는 전극들이 다결정 실리콘에 더하여, 금속층 또는 그 산화물로 제조될 수 있어, 전극저항을 감소시키는 이점이 있다.
도 1a 내지 1d 는 2상 구동 전하전송장치의 종래기술의 예 1 을 그 제조공정과 관련지어 설명하기 위한 단면도이다.
먼저, 도 1a 에 도시된 바와 같이, 실리콘으로 제조된 p형 반도체 기판 (1) (또는 n형 반도체 기판의 표면영역에서의 p형 우물) 의 표면영역상에, n형 반도체 층 (2) (매립된 채널) 이 선택적으로 형성된다. 그 상부에 열산화 법에 의해 게이트 절연층 (3) 이 제조된다.
뒤이어, 도 1b 에 도시된 바와 같이, 사진인쇄 공정을 통해 제조된 포토레지스터 막 (14) 을 마스크를 이용하여, n형 반도체 영역의 컨덕턴스 유형에 대응하는 컨덕턴스 유형을 갖는 불순물, 즉 보론이, n-형 반도체 영역의 퍼텐셜 장벽을 형성하기 위해 이온주입에 의해 주입된다.
그후, 층 (16) 상의 층간 절연층 (미도시됨) 상에, 금속배선 (21-1 및 12-2) 가 제 2 도전성 전극 (전하전송전극 (16)) 마다 각각 접속부를 형성하기 위해 제공됨으로써, 단일층 전극 및 2 상구동형의 전하전송장치가 제조된다.
그러나, 상술한 종래의 전하전송장치에서는, 도전성 전극과 퍼텐셜 장벽 영역들이 자기정렬 (self-aligning) 방법으로 형성되지 않는다. 따라서, 도 2 및 도 3 에 도시된 바와 같이, 도전성 전극 (16) 과 퍼텐셜 장벽 영역 (15) 사이의 위치 이동과 불일치로 인해, 높은 정전 퍼텐셜을 갖는 영역 (도 2 의 A) 및 낮은 퍼텐셜 영역 (도 3 의 B) 이 도전성 전극 (16) 단부위치에 각각 나타나게 된다. 이는 순탄한 전하전송을 방해하는 단점이 있다.
또한, 도 2 및 도 3 은 전송펄스 (Φ1) 가 인가되는 배선 (12-1) 과 접속된 전하전송전극 (16) 의 직하부의 전하가, 전송펄스 (Φ1) 가 인가되는 배선 (12-2) 에 접속된 전하전송전극 (16) 의 하부 위치로 이동될 때의 타이밍에서, 퍼텐셜 레벨의 변화를 나타낸 다이아그램이다. 예를들면, 펄스들은 각각 0V 및 10V 이다.
상기 단일층 전극구조의 2상 구동 전하전송장치에서, 도전성 전극 영역 및 퍼텐셜 장벽 영역은 자기정렬 방법으로 형성되지 않으므로, 원활한 전하전송이 방해되는 문제점이 야기된다.
그 문제점을 해결하기 위한 기술이 일본 공개특허 제 88-9152 호에 개시되어 있으며, 여기서 불순물 농도는 전하 전송전극으로 제공되는 다결정실리콘 층에서 국부적으로 변화되어, 전극들의 하부에 형성된 퍼텐셜 우물의 깊이가 그 고유의 퍼텐셜에 따라 변화된다. 즉, 도 4a 에 도시된 바와 같이, 그 상부에 n형 반도체 영역 (2) 을 형성하기 위하여, 게이트 절연층 (3) 이 실리콘으로 제조된 p형 반도체 기판 (1) 의 표면상에 제조된다. 영역 (2) 상에 형성된 것은 금속층 (19) 이 밴드형태로된 영역에서의 패턴을 위해, 예를들어 몰리브데늄을 이용하여 제공된 p형 다결정실리콘 층 (17) 이다. 마스크로서 금속층 (19)을 이용함으로써, 이후, 이온주입 영역 (18) 을 형성하기 위하여 이온주입이, 예를들어 비소이온으로 수행되며, 그 이온주입은 적절한 표면에 경사진 각도로 이루어진다. 뒤이어, 도 4b 에 도시된 바와 같이, 층 (20) 이 화학기상증착에 의해 형성된 후, 스페이서 (spacer) 영역 (20a) 이 도 4c 에 도시된 바와 같이 반응성 에칭에 의해 형성된다. 뒤이어, 도 4d 에 도시된 바와 같이, 금속층 (19) 및 스페이서 영역 (20a)을 마스크로서 이용하여, 분리 또는 격리 그루브 (21) 를 형성하기 위하여 에칭공정이 수행된다.
그러나, 상술한 제공공정에 따르면, 이온주입이 다결정 실리콘 전극상에 제조된 금속층을 마스크로서 이용하여 경사진 각도로 수행되므로서 불순물 농도가 서로 다른 영역들이 형성된다. 따라서, 전하축적영역과 전하장벽 영역 사이의 부피비가 임의의 값으로 용이하게 설정되어질 수 없다. 이는 전하전송 효율 및 최대 전송전하량의 설정에 제한이 뒤따르는 문제점이 있다. 또한, 서로 다른 불순물 농도를 갖는 영역들을 형성하기 위하여, 대응 도핑공정이 미리 불순물로 도핑된 다결정실리콘 층상에서 수행됨으로서, 불순물 농도의 제어뿐만아니라 퍼텐셜 장벽의 높이 제어를 곤란하게 만든다. 이는 최대 전송전하량이 계속 변동되는 문제점을 야기시킨다.
따라서, 본 발명의 목적은 전하축적영역과 전하 장벽영역 사이의 부피가 임의의 설정될 수 있어, 퍼텐셜 장벽 영역이 만족스러운 재현성으로 제조될 수 있는 전하전송장치를 단일층 구성으로 제조하는 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한, 본 발명에 따르면,
반도체 기판의 표면에서 제 1 도전형을 갖는 반도체 영역상에 게이트 절연층 및 다결정실리콘 층을 연속적으로 제조하여 반도체 기판의 소정 영역을 덮는 단계를 포함하는 전하전송장치의 제조방법이 제공된다. 그 방법은 상기 소정 영역을 통하여 연장하며 복수개의 제 1 개구를 포함하는 제 1 마스크 층을 제조하고, 불순물을 그 제 1 개구 하부의 다결정 실리콘층으로 주입함으로써, 제 1 (또는 제 2) 도전형의 제 1 영역들을 형성하는 단계, 제 1 개구에 대하여 자기정렬 방법으로 제 2 마스크 층을 제조하는 단계, 제 1 마스크 층을 제거하고, 제 2 (또는 제 1) 도전형의 불순물을 제 1 마스크층의 하부에 있는 다결정 실리콘층으로 주입하는 단계, 제 1 영역들 및 제 2 영역들을 서로 인접한 한쌍의 제 1 영역과 제 2 영역을 포함하는 복수개의 전하전송 전극들로 분리하는 단계, 및 모든 n-1 개의 전하전송 전극들을 서로 접속하기 위해 첫 번째 내지 n번째 배선을 제조하는 단계를 포함한다.
전하전송장치의 제조방법에서, 소정 영역은 제 2 도전형의 매립 채널 영역을 포함할 수 있다.
본 발명에 따르면, 전하전송장치의 제조방법은 제 1 마스크 층으로 레지스터 층을 제조하고 선택적으로 액상성장에 의해 실리콘 산화물층 쌓음으로서 제 2 마스크 층을 형성하는 단계를 포함한다.
전하전송장치의 제조방법은 그 상부에 내산성 층을 갖는 제 1 마스크 층을 제조하고, 그 내산성 층을 마스크로서 이용하여 선택 산화법으로 제 2 마스크층을 형성하는 단계를 포함한다.
또한, 전하전송장치는 전하전송 전극의 분리후, 층간 절연층을 제조하는 단계, 제 1 영역들과 제 2 영역들에 각각 도달하는 제 1 접속홀 및 제 2 접속홀을 형성하는 단계와, 도전층을 축적하고, 제 1 접속홀 및 제 2 접속홀을 도전층으로 채우며, 그 상부에 패턴작업을 수행함으로써, 첫 번째 내지 n번째 배선을 형성하는 단계를 포함한다.
또한, 본 발명에 따르면, 전하전송장치의 제조방법은, 전하전송 전극의 분리후, 층간 절연층을 제조하는 단계, 제 1 영역 (또는 제 2 영역) 에 도달하는 접속홀들을 형성하는 단계와, 도전층을 축적하고, 그 접속홀들을 도전층으로 채우며, 그 상부에 패턴작업을 수행함으로써, 첫 번째 내지 n번째 배선을 형성하는 단계를 포함한다.
전하전송 장치의 제조방법은 제 1 영역 및 제 2 영역 사이의 경계와 그 주변의 영역을 제거함으로써, 전하전송 전극을 분리하는 단계를 포함한다.
제 1 개구에 의해 결정된 제 1 마스크 요소와 제 2 마스크 요소의 크기를 설계하는 경우, 전하전송 효율 및 최대 전송전하량을 고려하여 원하는 값으로 설정될 수 있다. 따라서, 이는 제 1 영역 및 제 2 영역에 대하여 독립적으로 불순물의 농도를 설정하는 것이 가능하다.
도 1a 내지 1d 는 종래기술의 예 1 을 설명하기 위한 단면도.
도 2 는 도 1a 내지 1d 의 종래기술의 예에서 전하전송 전극과 퍼텐셜 장벽 영역 사이의 위치 이동에 기인한 퍼텐셜 증가 (projection, A) 를 나타낸 퍼텐셜 다이아그램.
도 3 은 도 1a 내지 1d 의 종래기술의 예에서 전하전송 전극과 퍼텐셜 장벽 영역 사이의 위치 이동에 기인한 퍼텐셜 감소 (B) 를 나타낸 퍼텐셜 다이아그램.
도 4a 내지 4c 는 종래기술의 예 2 를 설명하기 위한 단면도.
도 5a 내지 5d 는 본 발명에 따른 전하전송장치의 제조방법의 실시예 1의 구성을 설명하기 위한 단면도.
도 6 은 실시예 1 을 설명하기 위한 단면도.
도 7a 및 7b 는 실시예 1 을 설명하기 위한 평면도 및 X-X 선을 따라 취한 단면도.
도 8a 및 8b 는 본 발명에 따른 실시예 1 의 변경을 설명하기 위한 평면도 및 X-X 선을 따라 취한 단면도.
도 9a 내지 9d 는 본 발명에 따른 전하전송장치의 제조방법의 실시예 2 의 구성을 설명하기 위한 단면도.
도 10a 및 10b 는 실시예 2 의 구성을 설명하기 위한 단면도.
도 11 은 실시예 2 의 변경을 설명하기 위한 단면도.
※ 도면의 주요부분에 대한 부호의 설명
1 : p형 반도체 기판 2 : n형 반도체 기판
3 : 게이트 절연층 12-1, 12-2 : 금속배선
14 : 포토레지스터 막 15 : 퍼텐셜 장벽 영역
16 : 도전성 전극 17 : p형 다결정실리콘층
18 : 이온주입 영역 19 : 금속층
20a : 스페이서 (spacer) 영역 21 : 분리 또는 격리 그루브
101 : p형 반도체 기판 102 : n형 반도체 기판
103 : 게이트 전극 104 : 다결정실리콘층
105 : 제 1 실리콘 산화물층 106 : 포토레지스터층
107 : n형 다결정실리콘 층 108 : 제 2 실리콘 산화물층
109 : p형 다결정실리콘 층 110 : 포토레지스터층
111 : 층간 절연층 112-1, 112-2 : 금속배선
C1, C2 : 접속홀
이하, 첨부도면을 참조하여 본 발명의 목적 및 특징을 좀더 명백하게 설명한다.
이하, 본 발명에 따른 전하전송장치의 제조방법의 실시예 1을 설명한다.
먼저, 도 5a 에 도시된 바와 같이, 예를들어 1×1015cm-3의 불순물 농도를 갖는 실리콘으로 제조된 P형 반도체 기판 (101) 의 표면상에는, 1×1015cm-3의 불순물 농도와 기판 (101) 의 표면에 대하여 약 0.5 um 의 두께 또는 깊이를 갖는 스트라이프 형태로된 n형 반도체 층 (102) (n형 매립 채널 영역; 도 7a 및 7b 참조) 이 형성된다. 그 상부에 n형 반도체 층 (102) 의 표면상에 게이트 절연층 (103) 을 제조하기 위해 열산화 공정이 수행되며, 비-도핑된 다결정 실리콘층 (104) 이 두께 약 0.2 um 를 갖는 도전성 전극 물질로 제공된다. 화학기상증착에 의해, 층 (104) 상에 제조된 것은 예를들어, 두께 약 0.1 um 를 갖는 제 1 실리콘 산화물 층 (105) 이다.
뒤이어, 제 1 개구를 포함하는 포토레지스터층 (106) (제 1 마스크층) 이 도 5b 에 도시된 바와 같은, 포토에칭 공정에 의해 제조된다. 층 (106) 은 그 복수개의 위치에서 스트라이프 형태로된 n형 반도체 층 (102) 를 통하여 지정된 피치로 연장된다. 반도체 층 (102) 상에서, 포토레지스터층 (106) 영역 및 제 1 개구는 같은 부피를 갖도록 설계된다. 다음으로, 예를들어 1×1015cm-3의 불순물 농도를 갖는 n형 다결정실리콘층 (107) (제 1 영역) 을 제조하기 위하여, 포토레지스터층 (106) 을 마스크로서 이용하여, n형 불순물 이온인 인이 다결정실리콘층 (104) 으로 주입된다.
포토레지스터층 (106) 이 마스크로 설정됨에 따라, 제 2 실리콘 산화물층 (108) 이 도 5c 에 도시된 바와 같이, 액상성장에 의해 제조된다. 예를들면, 액상성장은 1991년 7월 발행된 "NEC 연구 및 개발", Vol. 32. No 3, 페이지 515 내지 322 에 개시되어 있다. 그 논문을 참조하여, 실리콘 산화물층의 액상성장의 예를 설명한다.
포화수용액을 얻기위해, 밀도 3.5mol/l 의 H2SiF6의 액체에서, 고순도 실리콘 산화물 그레인이 용해되어 여과되었다. 용액을 스티어 (stirrer) 을 갖는 용기에 여과하고, 드로퍼 (droper)에서 H3BO3용액을 실리콘 웨이퍼에 적가한다. 포화 수용액의 온도는 40℃ 또는 그 이하, 즉 35℃ 이며, H2SiF6액체의 적가 속도 및 온도는 10ml/h·l 및 0.1 mol/l 이다. 적가 공정이 약 2 시간동안 수행되며, 두께 약 40nm를 갖는 실리콘 산화물 층이 실리콘 웨이퍼상에 축적된다. 두께의 불균일도는 약 2% 또는 그 이하이다.
이러한 방법으로, 제 2 마스크 영역이 포토레지스터층 (106) 의 제 1 개구에 대하여 자기정렬 방법으로 제조될 수 있다. 제 2 마스크층의 부피와 제 1 마스크층의 부피 사이에는 소위 보충적인 관계가 존재한다.
다음으로, 포토레지스터 층 (106) 이 제거된다. 제 2 실리콘 산화물 층 (108) 을 마스크로서 이용하여, n형 다결정실리콘 층 (107) 의 도전형과 반대인 도전형의 불순물 (즉, 보론) 이 다결정 실리콘층 (104) 에 주입되어, 도 5d 에 도시된 바와 같이, 불순물 농도, 즉 1×1015cm-3의 불순물 농도를 갖는 p형 다결정 실리콘 층 (109) (제 2 영역) 이 n형 다결정실리콘 층 (107) 에 대하여 자기정렬 방법으로 형성된다.
뒤이어, 제 1 실리콘 산화물층 (105) 및 제 2 실리콘 산화물 층 (108) 이 에칭에 의해 제거된 후, 포토레지스터층 (110) 이 도 6 에 도시된 바와 같이 포토에칭에 의해 제거된다. 층 (110) S을 마스크로 채용함으로써, n형 다결정실리콘 층 (107) 과 p형 다결정 실리콘 층 (109) 사이의 경계 뿐만 아니라 그 경계 주변부가 에칭되어, 서로 결합된 다결정실리콘 층들 (107a 및 109a) 을 포함하는 구성이 얻어진다. 그 결합물은 전하전송전극으로 채용된다.
포토레지스터 층 (110) 이 후속공정에서 제거된다. 그 상부에 제조된 것은 도 7a 및 7b 에 도시된 바와 같이 공지기술에 따라 제조된 층간 절연층 (111) 이며, 그 이후, 접속홀 (C1 및 C2) 의 상부에 막, 즉 알루미늄이 형성된다. 패턴공정이 그 상부에 수행된 후, 금속배선 (112-1 및 112-2) 이 도면에 도시된 바와 같이, n형 다결정 실리콘 층 (107) 및 p형 다결정 실리콘 층 (109) 을 각각 포함하는 모든 제 2 전하전송전극들에 접속된다. 따라서, 각 전하전송전극들은 자기정렬 방법으로 서로 결합되어 제조된 서로 다른 도전형의 2 개의 다결정 실리콘 층을 포함한다. 이때, 전송펄스 (φ1 및 φ2) 가 배선 (112-1 및 112-2) 에 각각 인가된다. 예를들면, φ1 = 10V 및 φ2=0V 인 상태에서, φ1 = OV 및 φ2 = 10V 의 상태로 변화될 때, 인가되는 전극 (107a) 의 아래에 축적된 전하는 φ2 와 결합된 전극 (109a) 하부의 장벽을 통과하여 전극 (107a) 의 하부 영역으로 이동한다. 상술한 동작을 반복 수행함으로써, 전하가 수평방향, 즉 도면의 우측 또는 좌측으로 연속적으로 전송된다.
본 발명의 실시예의 구성에서, n형 다결정실리콘 층 (107a) 의 하부영역은 전하축적용으로 사용되며, p형 다결정실리콘 층 (109a) 하부영역은 퍼텐셜 장벽으로 채용된다. 이들 영역들은 전하전송 전극에 대하여 자기정렬방법으로 제조되므로, 전극들의 에지부분에서의 퍼텐셜의 돌출 또는 오목부를 제거하는 것이 가능하여, 원만하게 전하가 전송된다.
전하전송전극들 (107a 및 109a) 의 설계시, 그들의 (채널) 길이는 원하는 값 (이실시예에서는 동일한 값) 으로 설정되어질 수 있다. 이들 값들은 최대 전송전하량 및 전하전송 효율을 고려하여 결정되어질 수 있다. 통상적으로, 전극들 (107a 및 109a) 은 동일한 값을 갖는다. 본 발명은 비스듬히 이온을 주입하는 종래의 예에만 한정되지 않는다. 게다가, 불순물은 비-도핑된 다결정실리콘 층으로 독립적인 방법으로 주입된다. 즉 카운트 도핑 (counter-doping) 이 수행되지 않는다. 따라서, 퍼텐셜 장벽의 높이를 결정하는 p형 다결정 실리콘층 (109a) 의 불순물 농도는, 예를들어 보론의 농도에 의해 결정된다. 퍼텐셜 높이가, 예를들면 p형 다결정 실리콘 층 (107) 의 보론 농도가 비소 농도 사이의 차이에 관련되는 종래의 예와는 반대로, 본 발명의 실시예는 재현성이 만족스러운 이점을 갖는다.
실시예의 구조에 따르면, n형 다결정실리콘 층 (107a) 및 p형 다결정 실리콘 층 (109b) 은 접속홀 (C1 및 C2) S을 통하여 전극 배선에 각각 접속된다. 그러나, 도 8a 및 8b 에 도시된 바와 같이, 전극쌍과 전극 배선을 접속하기 위해, 하나의 접속홀 (C) 이 전하전송 전극들의 각 쌍들에 대해 이용될 수도 있다. 구성에서, n형 층 (107a) 에 인가된 전송펄스는 pn 접합 캐패시턴스를 통하여 p형 층 (109a) 으로 전파된다. 이 경우에만 한정되지 않는, 접속홀은 전하전송 전극들의 쌍에만 단지 접속되어지는 것이 필요하므로, 구성은 접속 마진이 증가되는 유리한 특징을 갖는다. 그러나, 실시예 1 과 비교해 볼 때, 전송속도는 감소된다 (이는 접속홀 (C) 이 pn 접합에 걸쳐지는 구성이 아니다). 이는 층들 (107a 및 109a) 이 그들 사이의 접합 캐패시턴스에 의해 동일한 퍼텐셜로 설정되기 전에, 짧은 시간주기를 필요로 하기 때문이다.
다음으로, 본 발명에 따른 전하전송장치의 제조방법의 실시예 2 를 설명한다.
먼저, 도 9a 에 도시된 바와 같이, 스트라이프 형태를 갖는 n형 반도체 층 (202) (n형 매복 채널영역) 이 실리콘으로 제조된 p형 반도체 기판 (201) 의 표면상에 제조된다. 이후, 절연층 (203) 상에 도전 전극물질로 약 0.2 um 의 두께를 갖는 비-도핑된 다결정실리콘 층 (204)을 제조하기 위하여, 게이트 절연층 (203) 이 열산화공정으로 n형 층 (202) 의 표면상에 형성된다. 다음으로, 두께 약 0.1 um 를 갖는 제 1 실리콘 산화물 층 (205) 이 층 (204) 상에, 예를들어, 화학기상 증착에 의해 제조된 후, 그 상부에 실리콘 질화물층 (213) (내산성 층) 이 화학기상 증착에 의해 제조된다.
도 9b 에 도시된 바와 같이, 실시예 1 의 구성과 유사하게, 포토레지스터층 (206) 이 포토에칭에 의해 형성된다. 층 (206) S을 마스크로 채용하여, 패턴공정이 실리콘 질화물 층 (213) 및 제 1 실리콘 산화물층 (205) 에 대하여 수행된다. 포토레지스터층 (206), 실리콘 질화물 층 (213) 및 제 1 실리콘 산화물층 (205) 을 마스크로서 이용하여, n형 불순물 원자인 인이 n형 다결정실리콘 층 (207)을 얻기위해 주입된다.
포토레지스터층 (206) 의 제거는, 도 9c 에 도시된 바와 같이 실리콘 질화물층 (213) 을 마스크로서 이용하여 선택 산화법에 의해 얻어진다. 즉, 제 2 실리콘 산화물층 (208) 이 실리콘 질화물층 (213) 으로 덮여지지 않는 n형 다결정 실리콘층 (207) 상에만 선택적으로 제조된다.
층 (213) 이 제거된 후, n형층 (207) 의 도전형과 반대인 도전형을 갖는 보론 원자와 같은 불순물 원자들이 이온주입 공정에서 제 2 실리콘 층 (208) 을 마스크로서 이용하여 다결정 실리콘층 (204) 으로 주입됨으로써, 도 9d 에 도시된 바와 같이, n형 층 (207) 에 대하여 자기정렬 방법으로 p형 다결정실리콘층 (209) 이 형성된다.
뒤이어, 제 1 실리콘 산화물층 (205) 및 제 2 실리콘 산화물층 (206) 이 에칭에 의해 제거된 후, 포토레지스터층 (210) 이 도 10a 에 도시된 바와 같이 포토에칭에 의해 형성된다. 층 (210) 을 마스크로 에칭하여, 서로 다른 도전형을 갖는 서로 결합된 한쌍의 다결정 실리콘 층 (207a 및 209a) 을 각각 포함하는 전송전극 그룹이 제조된다.
그후, 포토레지스터 (210) 가 제거된다. 실시예 1 의 구성과 유사하게, 모든 층 (207a 및 209a) 의 2개의 쌍은 도 10b 에 도시된 바와 같이, 층 (207a 및 209a) 과 배선 (212-1 및 212-2) 사이에 층간 절연층 (미도시됨) 으로 공지된 기술을 이용하여 금속배선 (212-1 및 212-2) 에 각각 접속된다. 또한, 실시예 2 의 구성에서도, 쌍으로된 전하전송 전극이 도 11 에 도시된 바와 같이 전극상의 소정위치에서 결합된 배선에 접속될 수 있다.
본 발명에 따른 실시예의 구성에서, 전하전송장치는 매립된 채널구조이다. 그러나, 본 발명은 어떠한 표면 채널 구조의 전하전송장치에도 적용가능하다. n형 및 p형 다결정 실리콘 영역들은 임의의 순서로도 제조될 수 있다. 게다가, p형 우물뿐만아니라 채널영역도 이용할 수 있도록 n형 실리콘 기판상에 p형 우물영역을 제조하는 것도 가능하다. 또한, 본 발명은 불순물의 도전형이 반대인 어떠한 구성에도 적용가능하다.
또한, 본 발명의 설명은 각 금속배선이 2개의 전하전송전극마다 각각 접속된 2개의 금속배선을 이용하여 2상 구동 전하전송장치를 제조하는 것으로 행해졌다. 그러나, 본 발명은 일반적으로 n개의 전하전송전극마다 각각 접속된 총 n개의 금속배선을 이용하여 n상 구동 전하전송장치에도 적용가능하다. 특히, 각각에 전송펄스를 인가하기 위하여 전하전송 전극들에 11, 12, ..., 1n; 21, 22,..., 2n; n1, n2, ..., nn 으로 숫자를 연속 지정하여 전극 11 내지 1n을 첫 번째 배선에, 전극 21 내지 2n을 두 번째 배선에, ....., 전극 n1을 n번째 배선에 접속시키는 것만이 요구된다.
한편, 본 발명은 특별히 예시적인 실시예를 참조하여 설명하였지만, 이들 실시예와 청구범위에만 한정되지 않는다. 본 발명의 정신과 범주로부터 일탈함이 없이 당해분야의 전문가에 의해 변화 및 변경가능한 것으로 고려되어야 한다.
서로 다른 도전형들을 갖는 제 1 영역과 제 2 영역 사이에 접합을 포함하는 단상 전극구조에서, 불순물을 다결정층에 주입하기 위해 사용된 제 1 마스크층의 크기 및 제 2 마스크층의 크기는 사진인쇄의 제한범위내에서 임의로 설정될 수 있다. 따라서, 구성의 제 1 영역 및 제 2 영역의 각 부피는 전하전송 효율 및 최대 전송전하량을 고려하여 원하는 값으로 설정될 수 있다. 즉, 이는 전하축적영역 및 퍼텐셜 장벽 영역을 설계하는데 있어 자유도를 증가시키는 유리한 효과가 있다. 또한, 카운터-도핑이 불필요하므로, 퍼텐셜 높이의 재현성이 뚜렷이 향상된다.
Claims (7)
- 반도체 기판 표면의 소정 영역을 덮으며, 반도체 기판의 표면에서 제 1 도전형을 갖는 반도체 영역상에 연속적으로 게이트 절연층 및 다결정 실리콘층을 제조하는 단계,상기 소정 영역을 통하여 연장하며 복수개의 제 1 개구를 포함하는 제 1 마스크 층을 제조하고, 불순물을 그 제 1 개구 하부의 다결정 실리콘층으로 주입함으로써, 제 1 (또는 제 2) 도전형의 제 1 영역들을 형성하는 단계,제 1 개구에 대하여 자기정렬 방법으로 제 2 마스크 층을 제조하는 단계,제 1 마스크 층을 제거하고, 제 2 (또는 제 1) 도전형의 불순물을 제 1 마스크층의 하부에 있는 다결정 실리콘층으로 주입하여 제 2 영역을 형성하는 단계,제 1 영역들 및 제 2 영역들을 서로 인접한 한쌍의 제 1 영역과 제 2 영역을 각각 포함하는 복수개의 전하전송 전극들로 분리하는 단계, 및모든 n-1 개의 전하전송 전극들을 서로 접속하기 위해 첫 번째 내지 n번째 배선을 제조하는 단계를 포함하는 전하전송장치의 제조방법.
- 제 1 항에 있어서,상기 소정 영역은 제 2 도전형의 매립채널 영역인 것을 특징으로 하는 전하전송장치의 제조방법.
- 제 1 항에 있어서,레지스터층을 제 1 마스크층으로 제조하는 단계, 및액상성장에 의해 실리콘산화물층을 선택적으로 축적하여, 제 2 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 전하전송장치의 제조방법.
- 제 1 항에 있어서,상부에 내산성 층을 갖는 제 1 마스크층을 제조하는 단계, 및그 내산성 층을 마스크로 이용하여 선택산화법에 의해 제 2 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 전하전송장치의 제조방법.
- 제 1 항에 있어서,전하전송전극들의 분리후, 층간 절연층을 제조하는 단계,제 1 영역과 제 2 영역에 각각 도달하는 제 1 접속홀 및 제 2 접속홀을 형성하는 단계, 및도전층을 축적하여, 그 도전층으로 제 1 접속홀 및 제 2 접속홀을 채우고, 그 상부에 패턴공정을 수행함으로써, 첫 번째 내지 n번째 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 전하전송장치의 제조방법.
- 제 1 항에 있어서,전하전송전극들의 분리후, 층간 절연층을 제조하는 단계,제 1 영역 (또는 제 2 영역) 에 도달하는 접속홀들을 형성하는 단계, 및도전층을 축적하여, 그 도전층으로 접속홀들을 채우고, 그 상부에 패턴공정을 수행함으로써, 첫 번째 내지 n번째 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 전하전송장치의 제조방법.
- 제 1 항에 있어서,제 1 영역과 제 2 영역 사이의 경계와 그 경계의 주변 영역을 제거하여, 전하전송전극들을 분리시키는 단계를 포함하는 것을 특징으로 하는 전하전송장치의 제조방법.
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