KR100227489B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치의 제조방법에 있어서는, 멀티 챔버식 스퍼터링 시스템의 챔버들을 이용하여, 상이한 형상을 지닌 웨이퍼 클램퍼들을 사용하여 반도체 웨이퍼 상에 다층막을 형성한다. 상기 웨이퍼 클램퍼들은 각각 웨이퍼의 오리엔테이션 플랫 주변에 차폐부에 구비하고 차폐부의 서로 상이한 위치에 개구부를 갖는다. 순차적인 막형성 공정중 각 공정에서는 다층막의 단층 영역이 반도체 웨이퍼상의 상기 개구부에 대응하는 영역에 형성된다. 각 층의 막 품질은 단층 영역에서 측정할 수 있다. 본 발명은 다층막의 각 층의 품질을 간단하면서도 정확하게 측정할 수 있는 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치의 제조방법
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 다수 공정 챔버를 갖춘 반도체 제조 시스템을 이용하는 다층막 형성공정을 구비하는 반도체 장치의 제조방법에 관한 것이다.
각종 반도체 장치의 제조방법에 있어서는 각 층을 순차적으로 퇴적하여 다층막을 형성하는 공정을 포함한다. 이러한 순차적인 막형성 공정에서는 다수의 공정챔버를 구비한 이른바 멀티 챔버식 처리 시스템을 일반적으로 사용한다. 이와 같은 멀티 챔버식 처리 시스템을 이용하여 다층막을 형성하거나 그 다층막을 에칭할 경우에는 반도체 웨이퍼를 대기(공기)중에 노출시키지 않고 챔버간에서 반송한다.
멀티 챔버식 처리 시스템을 이용하여 반도체 웨이퍼 상에 각 층을 순차적으로 퇴적하여 다층막을 일단 형성한 후에는, 각 층에 대한 시트(sheet) 저항 및 막두께, 단차 등을 측정할 수 없거나 측정하기가 곤란하다. 각 챔버에서 형성된 각 층의 막 품질을 제어하기 위해서는, 반도체 웨이퍼를 챔버 외부로 인출하여 각 층의 특성을 측정할 필요가 있다. 이러한 측정을 각 막형성 공정 후에 행하더라도, 예를 들면 2층 금속막을 순차적으로 형성한 후에는 2층 금속막의 합성 시트 저항은 측정할 수 있지만, 제2층 단독의 시트 저항은 측정할 수 없거나 측정하기 어렵다.
따라서, 본 발명은 상기한 사정을 감안하여 이루어진 것으로, 각 층을 순차적으로 퇴적하여 형성한 다층막의 각 층의 특성을 간단하면서 정확하게 측정할 수 있는 반도체 장치의 제조방법을 제공하고자 함에 그 목적이 있다.
제1도는 본 발명의 실시예에 따라 다층막을 형성하기 위해 사용되는 멀티 챔버식 시스템을 도시한 개략적인 단면도.
제2(a)도 내지 제2(d)도는 제1도에 도시한 스퍼터링 시스템의 챔버용 웨이퍼 클램퍼를 도시한 평면도.
제3도는 제1도에 도시한 스퍼터링 시스템에 의해 형성된 다층막을 구비한 반도체 웨이퍼의 평면도.
제4(a)도 내지 제4(d)도는 제3도의 A-A', B-B', C-C' 및 D-D'선을 따라 취한 반도체 웨이퍼의 단면도.
제5(a)도 내지 제5(d)도는 제1도에 도시한 스퍼터링 시스템의 챔버에서 사용되는 웨이퍼 클램퍼를 도시한 평면도.
제6(a)도 내지 제6(d)도는 제5(a)도 내지 제5(d)도에 도시한 웨이퍼 클램퍼를 사용하여 형성한 4층막을 구비한 반도체 웨이퍼의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 멀티 챔버식 스퍼터링 시스템 22 : 차폐부
21a21d : 웨이퍼 클램퍼 23a23d : 개구부
31 : 반도체 웨이퍼 34a34d : 단층영역
상기한 목적을 달성하기 위해 본 발명의 일 실시양태에 따른 반도체 장치의 제조방법은, 다층막의 각 층을 형성하는 각 공정에서 반도체 웨이퍼 표면의 일부를 덮는 공통 차폐부의 서로 다른 위치에 개구부를 갖는 상이한 웨이퍼 클램퍼를 이용하여 다층막을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시양태에 따른 반도체 장치의 제조방법은, 반도체 웨이퍼 표면의 제1영역을 덮는 차폐부를 구비하는 제1웨이퍼 클램프를 이용하여 제1막을 형성하는 단계와, 상기 반도체 웨이퍼 표면의 제2영역을 덮는 차폐부를 구비하는 제2웨이퍼 클램퍼를 이용하여 상기 제1막 상에 제2막을 형성하는 단계와, 상기 반도체 웨이퍼 표면의 제3영역을 덮는 차폐부를 구비하는 제3웨이퍼 클램퍼를 이용하여 상기 제2막상에 제3막을 형성하는 단계를 포함하여 구성되며, 상기 차폐부들은 다층막의 각 층이 그 층만이 형성되고 다른 층이 형성되지 않는 영역을 구비하도록 형성되어 있는 것을 특징으로 한다.
예를 들면, 3층막을 형성함에 있어서 각 공정에서의 클램퍼는 한 영역을 덮지 않는 차폐부를 구비하고 다른 두 공정에서의 클램퍼들은 그 영역을 덮는 차폐부를 구비한다. 이들 클램퍼는 동일 차폐부의 다른 위치에 형성된 개구부를 각각 구비하는 클램퍼 세트일 수 있다.
상이한 위치에서 개구부를 갖는 웨이퍼 클램퍼들은 다층막을 형성하는 각 공정에서 개구부에 대응하는 위치에 단층막을 형성하기 위해 사용된다. 따라서, 순차로 다층막을 형성한 후에도, 각 공정에서 형성된 다층막의 각 층의 특성을 강화하게 측정할 수 있게 된다. 예를 들면, 순차적으로 형성된 다층막의 각 층의 특성은 단일 모니터용 웨이퍼를 이용하여 측정될 수 있다. 모니터용 웨이퍼 대신에, 제품 웨이퍼를 이용하여 다층막의 각 층의 품질을 체크할 수도 있다.
상술한 바와 같이, 순차 다층막을 형성한 후에도 반도체 장치의 다층막의 각 층의 품질을 정확히 측정할 수 있으므로, 각 층의 품질관리를 간단하면서도 정확하게 행할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 일실시예에 따라 다층막 형성시에 사용되는 멀티 챔버식 스퍼터링 시스템(11)의 구성을 도시한 개략적인 도면이다. 본 시스템에 있어서, 상이한 개구부를 갖는 웨이퍼 클램퍼는, 다수 챔버의 각 공정에서 각 층이 단일 층만으로 이루어지는 소정 영역을 갖도록 다층막을 형성하기 위해 사용된다. 다층막의 각 층의 특성은 웨이퍼를 에칭하지 않고서도 측정될 수 있다. 스퍼터링 시스템(11)은 제1 내지 제4챔버(12a12d)를 갖고 있다. 로드/언로드 챔버(14)로부터 로드된 반도체 웨이퍼는 상이한 막형성 조건하에서 4층막의 각 층을 형성하도록 제1챔버(12a)로부터 제2, 제3 및 제4챔버(12b,12c,12d)로 순차적으로 반송된다. 2층막 또는 3층막도 4개의 챔버중 2개 또는 3개의 챔버를 이용하여 형성할 수도 있다.
제1도에 도시한 스퍼터링 시스템의 제1 내지 제4챔버(12a12d)에서는 상이한 형상의 웨이퍼 클램퍼를 사용한다. 제2(a)도 내지 제2(d)도는 제1 내지 제4챔버(12a12d)에 사용되는 웨이퍼 클램퍼(21a21d)의 형상을 나타낸다. 이들 웨이퍼 클램퍼(21a21d)는 오리엔테이션 플랫(orientation flat) 근처에서 반도체 웨이퍼를 덮는 비교적 넓은 공통 차폐부(22)와, 차폐부(22)내의 서로 다른 위치에서 개구부(23a23d)를 구비한다.
서로 다른 위치에서 개구부(23a23d)를 구비하는 웨이퍼 클램퍼(21a21d)를 이용하여 제1 내지 제4챔버(12a12d)에서 반도체 웨이퍼상에 순차적으로 스퍼터링함으로서 다층막을 형성한다. 제3도는 다층막으로 형성된 반도체 웨이퍼의 평면도이고, 제4(a)도 내지 제4(d)도는 제3도의 A-A', B-B', C-C', D-D'선을 따라 취한 단면도이다.
제3도에 도시한 바와 같이, 막이 형성되지 않은 영역(33)은 반도체 웨이퍼(31)상의 다층막 영역(32)의 주변부에 형성되며, 이 주변부에서 반도체 웨이퍼(31)는 웨이퍼 클램퍼(21a21d)에 의해 지지된다. 단층막으로만 형성된 영역(34a34d)은 웨이퍼 클램퍼(21a23d)의 차폐부의 개구부(23a23d)에 대응하는 영역에 형성된다.
제4(a)도 내지 제4(d)도는 반도체 웨이퍼(31)의 단층막이 형성되어 있는 영역을 도시한 단면도이다. 제4(a)도에 도시한 바와 같이, 제1 내지 제4층(321 324)의 A-A'선을 따라, 제1층(321)만이 웨이퍼 클램퍼(21a)의 개구부(23a)에 대응하는 단층영역(34a)에 형성되어 노출되어 있다.
제4(b)도에 도시한 바와 같이, B-B'선을 따라 제2층(322)만이 개구부(23b)에 대응하는 단층영역(34b)에 형성되어 노출되어 있다. 제4(c)도 및 제4(d)도에 도시한 바와 같이, C-C'선 및 D-D'선을 따라 제3층(323) 및 제4층(324)만이 개구부(23c) 및 개구부(23d)에 대응하는 단층영역(34c) 및 단층영역(34d)에 형성되어 노출되어 있다.
각 공정에서 형성된 각 층의 시트 저항, 막 두께, 단차 등은 순차적인 막형성 공정 후에 단층영역(34a34d)에서 측정될 수 있다. 따라서, 일련의 스퍼터링 공정 후에 웨이퍼 1개만을 이용하여 각 챔버에서의 막 품질을 제어할 수 있다. 모니터용 웨이퍼 대신에 제품 웨이퍼를 이용하여 제품 및 챔버의 막형성 공정을 제어할 수도 있다.
제2(a)도 내지 제2(d)도에 도시한 클램퍼의 개구부(23a23d)는 반도체 웨이퍼의 내부영역과연결된다. 따라서, 제4(a)도 내지 제4(d)도에 도시한 바와 같이, 단층영역(34a34d)도 다층막 영역(32)과 연결된다.
제5(a)도 내지 제5(d)도는 본 발명의 다른 실시예에 따른 클램퍼(121a121d)를 도시한 것이다. 이들 클램퍼는 반도체 웨이퍼의 센트럴 윈도우 영역(120)과 개구부(123a123d) 사이에 바(bar)(125a125d)를 구비하며, 이들 바(125a125d)는 윈도우 영역(120)과 개구부(123a123d)를 분리시킨다.
제6(a)도 내지 제6(d)도는 제5(a)도 내지 제5(d)도에 도시한 클램퍼를 이용하여 형성한 다층막과 이의 단층 영역을 도시한 단면도이다. 층(131,132,133,134)을 갖는 다층막은 센트럴 윈도우 영역(120)에 형성되어 있고, 오리엔테이션 플랫 주변에는 개구부(123a123d)에 대응하는 단층막(131a,132a,133a,134a)이 형성되어 있다. 각 단층막 영역이 다층막 영역과 분리되어 있으므로, 시트 저항 또는 다른 전기 또는 전자 파라미터를 더욱 간단하면서 정확하게 측정할 수 있다.
본 발명은 상술한 실시예에만 한정하는 것은 아니다. 예를 들면, 스퍼터링 시스템 대신에, 기타 물리 퇴적 시스템 또는 화학 증착 시스템을 이용하여 다층막을 형성할 수도 있다. 멀티 챔버식 스퍼터링 시스템 대신에, 개별적인 분리형 막형성 시스템을 이용하여 다층막의 각 층을 형성할 수도 있다. 웨이퍼 클램퍼의 차폐부는 오리엔테이션 플랫 주변 이외에도 원하는 웨이퍼 주변부에 형성될 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 다층막의 각 층의 형성시 마다 상이한 위치에 개구부를 갖는 차페부를 구비한 웨이퍼 클램퍼를 이용함으로써, 순차적인 다층막을 형성한 후에도 반도체 장치의 다층막의 각 층의 품질을 정확히 측정할 수 있으므로, 각 층의 품질관리를 간단하면서도 정확하게 행할 수 있다.
본 발명은 첨부된 특허청구범위의 범주를 벗어나지 않는 범위내에서 여러 가지로 변형, 개선, 조합하여 실시할 수 있는 것임을 당해 기술분야의 숙련된 자라면 명백하게 알 수 있을 것이다.

Claims (10)

  1. 다층막의 각 층을 형성하는 각 공정에서 반도체 웨이퍼 표면의 일부를 덮는 공통 차폐부의 서로 다른 위치에 개구부를 갖는 상이한 웨이퍼 클램퍼를 이용하여 다층막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 차폐부는 반도체 웨이퍼의 주변부를 덮는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 주변부는 오리엔테이션 플랫 주변의 영역을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 다층막은 3개 이상의 층을 구비하며, 상기 웨이퍼 클램퍼는 차폐부 내에서 인접하는 3개 이상의 영역에 개구부를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 웨이퍼 클램퍼중 적어도 한 개의 클램퍼의 차폐부는 반도체 웨이퍼의 센트럴 영역과 개구부를 분리하는 영역을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 반도체 웨이퍼 표면의 제1영역을 덮는 차폐부를 구비하는 제1웨이퍼 클램퍼를 이용하여 제1막을 형성하는 단계와, 상기 반도체 웨이퍼 표면의 제2영역을 덮는 차폐부를 구비하는 제2웨이퍼 클램퍼를 이용하여 상기 제1막상에 제2막을 형성하는 단계와, 상기 반도체 웨이퍼 표면의 제3영역을 덮는 차폐부를 구비하는 제3웨이퍼 클램퍼를 이용하여 상기 제2막상에 제3막을 형성하는 단계를 포함하여 구성되며, 상기 차폐부들은 다층막의 각 층이 그 층만이 형성되고 다른 층이 형성되지 않는 영역을 구비하도록 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 차폐부는 상기 반도체 웨이퍼의 주변부를 덮는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 주변부는 오리엔테이션 플랫 주변의 영역을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제6항에 있어서, 상기 다층막의 단일층이 형성되어 있는 상기 영역들은 인접하게 배치되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제6항에 있어서, 상기 다층막과 단일층이 형성되어 있는 영역은 분리되는 것을 특징으로 하는 반도체 장치의 제조방법.
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