KR100225716B1 - 반도체 장치 - Google Patents

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KR100225716B1
KR100225716B1 KR1019960059478A KR19960059478A KR100225716B1 KR 100225716 B1 KR100225716 B1 KR 100225716B1 KR 1019960059478 A KR1019960059478 A KR 1019960059478A KR 19960059478 A KR19960059478 A KR 19960059478A KR 100225716 B1 KR100225716 B1 KR 100225716B1
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오오이시 츄카사
히다카 히데토
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

내부 발생 전위를 외부로부터 모니터하는 것은 가능하지만 제어할 수는 없다.
모드 검출 회로와 전위 제어 회로와 전위 발생 회로를 마련하고 외부 입력 신호에 따라 소정의 모드인 것을 검출하며, 소정의 모드시에 소정의 핀이 인가되는 전위에 따라 전위 발생 회로에 활성화 또는 비활성화가 지시되며, 발생 전위를 공급, 또는 공급 정지를 실행하여 발생 전위를 제어할 수 있다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 소정의 특성 시험을 실행하는 반도체 장치에 관한 것이다.
요즘, 반도체 장치는 외부로부터 인가되는 전원전위, 접지전위 이외의 전위를 내부에서 발생하는 내부 전위 발생 회로를 가져서, 성능 향상이 도모되고 있다. 그 때문에 반도체 장치의 특성 시험, 특성 평가에 있어서 이 내부 전위 발생 회로의 다른 회로로의 영향, 및 내부 전위 발생 회로 자신의 성능이 큰 문제로 된다.
제25도는 예를 들어 일본국 특허 공개 평성 6-194424 호 공보에 기재된 반도체 장치 내부에서 발생된 전위를 외부 신호에 따라 외부에 모니터 출력하는 반도체 장치의 모니터부를 도시하는 블럭도이다. 제25도에 있어서 (1)은 외부 입력 신호의 상태에 따라, 출력 버퍼 활성화 신호 IVE를 출력하는 상태 검출 회로, (2)는 출력 버퍼 활성화 신호 IVE에 따라, 외부 전원 전압 Vcc가 내부 전위 발생 회로에 의해 발생된 내부 전원 전위 IVcc를 외부 핀으로 출력하는 출력 버퍼이다. 상태 검출 회로(1)는 기호(signature) 모드 신호 발생 회로(3), 제2타이밍 검출 회로(4)를 포함하고, 이 기호 모드 신호 발생 회로(3)는 제1타이밍 검출 회로(5), 고전압 검출 회로(6)를 포함한다.
고전압 검출 회로(6)는, 통상 입력되는 H 레벨(고전위)의 레벨보다 높은 고전압의 신호가 입력된 것을 검출하면 고전위 검출 신호 SHVcc를 제1타이밍 검출 회로(5)에 출력하고, 제1타이밍 검출 회로(5)는 이 고전위 검출 신호 SHVcc와 외부로부터 입력되는 외부 입력 신호의 상태가 미리 결정된 타이밍이면 내부 전원 전위 IVcc를 모니터하는 모드가 설정된 것을 나타내는 기호 모드 신호 SIGE를 제2타이밍 검출 회로(4)로 출력한다. 제2타이밍 검출 회로(4)는, 외부로부터 입력되는 외부 입력 신호의 상태가 미리 결정된 타이밍이면 이 기호 모드 신호 SIEG를 수신하여 출력 버퍼 활성화 신호 IVE를 출력한다.
다음에, 고전위 검출 회로(6)의 구성에 대해 설명하기로 한다. 제26도는 고전위 검출 회로(6)를 도시하고 있다. 제26도에 있어서 Q11∼Q1n은 각각 게이트와 드레인이 접속된 즉 다이오드 접속된 n개의 N 채널 MOS 트랜지스터로서, 외부 핀 PAi와 고전압 검출 신호 SHV의 출력 노드 사이에 외부 어드레스 핀 PAi로부터 고전위 검출 신호 SHV의 출력 노드로 향하여 순방향으로 되도록 직렬로 접속되어 있다. Q4는 고전압 검출 신호 SHVcc의 출력 노드와 접지 전위 노드(1a) 사이에 접속되며, 게이트에 내부 전원 전위 IVcc가 인가되어 있다.
다음에, 출력 버퍼(2)의 구성에 대해 설명하기로 한다. 제27도는 출력 버퍼(2)를 도시하고 있다. 제27도에 있어서 (7)은 상태 검출 회로(1)로부터 출력되는 출력 버퍼 활성화 신호 IVE를 수신하는 입력 노드로부터 인버터 6 개가 직렬로 접속된 지연 회로, Q6은 출력 버퍼(2)의 출력 노드 DQ와 내부 전원 전위 IVcc가 나타나는 내부 전원 전위 노드(1b) 사이에 접속된 N 채널 MOS 트랜지스터, Q5는 입력 노드와 N 채널 MOS 트랜지스터 Q6의 게이트 사이에 접속되며, 게이트에 내부 전원 전위 노드(1b)가 접속되어 있다. C1은 지연 회로(7)와 N 채널 MOS 트랜지스터 Q7의 게이트 사이에 접속되는 캐패시터로서, 출력 버퍼 활성화시에 N 채널 MOS 트랜지스터 Q6의 게이트 전위를 승압시킨다.
다음에, 전술한 바와 같이 구성된 모니터 회로의 동작에 대해 설명하기로 한다. 제28도는 기호 모드 세트 타이밍을 도시한 타이밍차트도이다. 우선, 외부로부터 DRAM에 있어서 테스트 모드로 들어갈 때에 사용되는 가장 일반적인 타이밍인 WE, CAS 비포(before) RAS의 타이밍(이하 WCBR이라 칭함)에서, 행어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE를 입력한다. 동시에, 외부 어드레스 핀 PAi에 통상의 입력 신호보다도 높은 고전위의 Vcc+n·Vth 레벨의 어드레스 신호 Ai를 입력하면 고전위 검출 회로(6)는 고전위를 검출하여 고전위 검출 신호 SHVcc가 H 레벨로 되며, 제1타이밍 검출 회로(5)가 WCBR의 타이밍과 고전압 검출 신호 SHVcc의 H 레벨인 상태를 검출하고, 기호 모드 신호 SIGE를 H 레벨로 하여, 내부 전원 전위 IVcc를 모니터하는 모드로 설정된 것을 나타낸다.
다음에, 내부 전원 전압 모니터 타이밍에 대해 설명하기로 한다. 제29도는 내부 전원 전압 모니터 타이밍을 도시한 타이밍차트이다. 기호 모드로 세트되어 있는 상태에서 행어드레스 스트로브 신호 /RAS를 H 레벨로 입력하여 둔다. 다음에 기록 인에이블 신호 /WE를 L 레벨로 입력한 후, 열 어드레스 스트로브 신호 /CAS를 L 레벨로 입력한다. 이 때, 제2타이밍 검출 회로(4)가 출력 버퍼 활성화 신호 IVE를 H 레벨로 한다. 출력 버퍼 활성화 신호 IVE가 H 레벨로 되면 출력 버퍼(2)의 노드 N3의 전위 레벨이 출력 버퍼 활성화 신호 IVE의 H 레벨로부터 출력 버퍼(2)의 N 채널 MOS 트랜지스터 Q5의 문턱값 전압만큼 낮은 전위로 된다. 그후, 출력 버퍼 활성화 신호 IVE의 H 레벨로의 변화가 출력 버퍼(2)의 지연 회로(7)에 의해 지연되어 노드 N2에 전달된다. 이 전달된 신호를 수신하여, 캐피시터 C1의 용량 결합에 의해 노드 N3의 전위가 승압된다. 노드 N3의 전위가 승압되면 출력 버퍼(2)의 N 채널 MOS 트랜지스터 Q6가 도통 상태로 되며, 내부 전원 전위 IVcc를 외부에 출력하므로, 내부 전원 전압 IVcc를 외부로부터 직접 모니터하는 것이 가능하다.
전술한 바와 같이 구성된 종래의 반도체 장치에 있어서는, 소정의 모드에 있어서 내부 발생 전위를 모니터하는 것은 가능했지만, 그 모니터된 내부 발생 전위에 문제가 있어도, 즉시 발생 전위를 변경하는 데는, 외부 전원 전위 Vcc를 변화시킨다고 하는 방법밖에 없었기 때문에 각종 내부 발생 전위에 의존하여 발생하는 특성 불량 등의 원인을 해석하는 것이 곤란하다라고 하는 문제점이 있었다.
또한, 일정한 외부 전원 전위에 따라 내부 발생 전위를 변화시켜, 실험을 행하기 위해서는, FIB나, 레이저에 의한 반도체 장치의 가공을 실행해야만 하며, 평가용 세라믹 패키지에 짜넣은 반도체 장치에는 내부 발생 전위를 소망의 전위로 변경시키는 것은 가능했지만, 몰드 수지에 봉입되어 버린 제품의 반도체 장치에는 FIB나 레이저에 의한 가공이 불가능하기 때문에, 일정한 전원 전압에서 내부 발생 전위를 변경하는 실험은 불가능하다라고 하는 문제점이 있다.
본 발명은, 전술한 점을 감안한 것이며, 내부 발생 전위를 소정의 모드시에 외부로부터 제어할 수 있는 반도체 장치를 획득하는 것을 목적으로 한다.
또한, 본 발명은, FIB나 레이저 가공을 행하지 않고, 또한 몰드 수지에 봉입된 반도체 장치에서도, 새로운 외부 핀을 마련하지 않고, 내부 발생 전위를 제어할 수 있는 반도체 장치를 획득하는 것을 목적으로 한다.
제1도는 본 발명의 실시예 1의 DRAM의 블럭도.
제2도는 본 발명의 실시예 1에 있어서의 모드 검출 회로도.
제3도는 본 발명의 실시예 1에 있어서의 CBR 검출 회로의 회로도.
제4도는 본 발명의 실시예 1에 있어서의 CBR 검출 회로의 동작을 나타내는 타이밍차트.
제5도는 본 발명의 실시예 1에 있어서의 WCBR 검출 회로의 회로도.
제6도는 본 발명의 실시예 1에 있어서의 WCBR 검출 회로의 동작을 나타내는 타이밍차트.
제7도는 본 발명의 실시예 1에 있어서의 펄스 발생 회로도.
제8도는 본 발명의 실시예 1에 있어서의 펄스 발생 회로의 동작을 나타내는 타이밍차트.
제9도는 본 발명의 실시예 1에 있어서의 고전위 검출 회로의 회로도.
제10도는 본 발명의 실시예 1에 있어서의 고전위 검출 회로의 동작을 나타내는 타이밍차트.
제11도는 본 발명의 실시예 1에 있어서의 테스트 코드 생성 회로의 회로도.
제12도는 본 발명의 실시예 1에 있어서의 테스트 코드 생성 회로의 동작을 나타내는 타이밍차트.
제13도는 본 발명의 실시예 1에 있어서의 전위 발생 회로군을 나타내는 도면.
제14도는 본 발명의 실시예 1에 있어서의 Vbb 발생 회로의 동작을 나타내는 타이밍차트.
제15도는 본 발명의 실시예 1에 있어서의 전위 제어 회로의 블럭도.
제16도는 본 발명의 실시예 1에 있어서의 FORCE 신호 발생 회로의 회로도.
제17도는 본 발명의 실시예 1에 있어서의 제1검출 회로의 회로도.
제18도는 본 발명의 실시예 1에 있어서의 제1검출 회로의 회로도의 동작을 나타내는 타이밍차트.
제19도는 본 발명의 실시예 1에 있어서의 제2검출 회로의 회로도.
제20도는 본 발명의 실시예 1에 있어서의 제2검출 회로의 회로도의 동작을 나타내는 타이밍차트.
제21도는 본 발명의 실시예 1에 있어서의 선택 회로의 회로도.
제22도는 본 발명의 실시예 1에 있어서의 DRAM의 동작을 나타내는 타이밍차트.
제23도는 본 발명의 실시예 1에 있어서의 도22에 도시된 기간 T1의 동작을 나타내는 타이밍차트.
제24도는 본 발명의 실시예 1에 있어서의 다른 테스트 코드 생성 회로를 나타내는 회로도.
제25도는 종래의 모니터 회로를 나타내는 블럭도.
제26도는 종래의 고전위 검출 회로를 나타내는 회로도.
제27도는 종래의 출력 버퍼의 동작을 나타내는 타이밍차트.
제28도는 종래의 기호 모드 신호 발생 회로의 동작을 나타내는 타이밍차트.
제29도는 종래의 출력 버퍼의 동작을 나타내는 타이밍차트.
* 도면의 주요부분에 대한 부호의 설명
100 : DRAM 200 : 모드 검출 회로
300 : 전위 제어 회로 310 : Vbb 발생 회로
320 : Vpp 발생 회로 400 : 전위 발생 회로
420 : 제1검출 회로 430 : 제2검출 회로
432 : 비교 회로 432a, 432b : 스위치 회로
432p1, 432p2, 432p3, 432p4 : P 채널 MOS 트랜지스터
432n1, 432n2, 432n3, 432n4 : N 채널 MOS 트랜지스터
432r1, 432r2 : 저항 소자 1000 : 접지 전위 노드
2000 : 전원 전위 노드 3000 : Vbb 전위 노드
4000 : 외부 기준 전위 노드
청구항 1에 관련된 발명의 반도체 집적 회로는, 외부 입력 신호에 따라 제1모드로 된 것을 나타내는 모드 검출 신호를 출력하는 모드 검출 회로와 전위 제어 신호를 수신하여 상기 전위 제어 신호가 활성을 지시하면 출력 노드에 전위를 공급함과 동시에, 상기 전위 제어 신호가 비활성화를 지시하면 전위의 공급을 중단하는 전위 발생 회로, 상기 모드 검출 신호 및 상기 출력 노드의 전위를 수신하고, 상기 검출 신호가 제1모드와 상이한 제2모드로 된 것을 나타낼 때, 상기 출력 노드의 전위가 소정의 레벨에 도달하면, 비활성화를 지시하며, 상기 검출 신호가 제1모드로 된 것을 나타내면 상기 출력 노드의 전위가 외부로부터 인가되는 외부 기준 전위에 따른 레벨로 되면 비활성화를 나타내는 상기 전위 제어 신호를 상기 전위 발생 회로로 출력하는 전위 제어 회로를 구비하는 것이다.
청구항 2에 관련된 발명의 반도체 집적 회로는, 출력 노드의 전위를 수신하고, 상기 출력 노드의 전위가 소정의 레벨에 도달하면 제1상태로 되는 제1검출 신호를 출력하는 제1검출 회로와, 출력 노드의 전위 및 외부로부터 인가되는 외부 기준 전위를 수신하며, 상기 출력 노드의 전위가 상기 외부 기준 전위에 따른 레벨에 도달하면 제2상태로 되는 제2검출 신호를 출력하는 제2검출회로와 상기 제1검출 신호, 상기 제2검출 신호, 및 모드 검출 신호를 수신하고, 전위 제어 신호를 출력하며, 상기 모드 검출 신호가 제1모드를 나타낼 때는, 상기 제2검출 신호가 제2상태로 된 것에 따라 상기 전위 제어 신호에 비활성화를 지시시키며, 상기 모드 검출 신호가 제2상태로 된 것에 따라 상기 전위 제어 신호에 비활성화를 지시시키는 선택 회로를 갖는 청구항1에 기재된 제어 회로를 구비하는 것이다.
청구항 3에 관련된 발명의 반도체 집적 회로는, 전원 전위 노드와 출력 노드 사이에 직렬로 접속되는 제1전류 미러용 소자, 모드 검출 신호가 제2모드를 나타내면 비도통 상태로 되는 제1스위치 소자, 및 제1부하소자와, 전원 전위 노드와 외부 기준 전위가 인가되는 기준 전위 노드의 사이에 직렬로 접속되는 상기 제1전류 미러용 소자에 의해 전류 미러 회로를 구성하는 제2전류 미러용 소자, 상기 모드 검출 신호가 제2모드를 나타내면 비도통 상태로 되는 제2스위치 소자, 및 제1부하소자와, 제1전류 미러용 소자와 제1스위치 소자 사이의 노드와 제2전류 미러용 소자와 제2스위치 소자 사이의 노드에 나타나는 전위에 따라 제2검출 신호를 출력하는 구동 회로를 갖는 청구항2에 기재된 제2검출회로를 구비하는 것이다.
[실시예 1]
이하 본 발명의 실시예 1인 DRAM(Dynamic Random Access Memory)의 기판 전위(이하, Vbb라 칭함)를 출력 인에이블 신호 /OE가 입력되는 /OEPIN으로부터 인가되는 외부 기준 전위에 의해 제어하는 테스트 모드(이하, VbbFORCE 모드라 칭함)의 경우에 관하여 설명하기로 한다. 도1은, 본 발명의 실시예1의 DRAM의 블럭도를 도시하고 있으며, 도1에 있어서 (100)은 DRAM, (101)은 다수의 행 및 열로 배치된 다수의 메모리 셀로부터 되는 메모리 셀 어레이, (110)은 외부로부터 입력되는 외부 입력 신호에 포함되는 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE, 출력 인에이블 신호 /OE를 수신하여 내부의 여러가지 동작을 제어하는 각종 클럭을 발생하는 클럭 발생 회로, (120)은, 외부 어드레스 신호 Ai(i-0, 1,2, , , )를 수신하여 내부 회로를 위한 행 어드레스 신호 RAi, /RAi 열 어드레스 신호 CAi, /CAi를 출력하는 어드레스 버퍼, (130)은 어드레스 버퍼(120)로부터의 행 어드레스 신호 RAi, /RAi를 수신하여 응답하는 워드선을 선택하는 행디코더, (140)은 어드레스 버퍼(120)로부터의 열어드레스 신호 CAi, /CAi를 수신하여 응답하는 센스 앰프, I/O 회로를 선택하는 열디코더, (150)은 비트선에 판독된 메모리 셀의 전위를 증폭하는 센스 앰프, 및 비트선에 판독된 메모리 셀의 데이타를 데이타선으로 전송하기 위한 I/O 회로, (160)은 클럭 발생 회로(110)으로부터 기록, 판독 명령을 수신하고, 기록의 경우는, 외부로부터 입출력 핀 DQPIN에 인가되는 데이타 Din을 데이타선을 통해 I/O 회로, 센스 엠프(150)에 전송하고, 판독의 경우는, 센스 앰프에서 증폭되어 I/O 회로, 데이타선을 통해 전달되는 메모리 셀의 판독 데이타를 입출력 핀 DQPIN에 Doutt로서 외부에 출력하는 입출력 버퍼이다.
(200)은 외부 입력 신호를 수신하고 소정의 모드인 것을 검출하면 모드 검출 신호 VBBFRC를 발생하는 모드 검출 회로, (300)은 외부 전원 전위 Vcc와 접지 전위 Vss를 수신하며, 내부 회로에서 사용되는 내부 전위를 발생하는 전위 발생 회로군으로서, 기판 전위 발생 회로(이하, Vbb 발생 회로라 칭함), 승압 전위 발생 회로(이하, Vpp 발생회로라 칭함)를 포함하며, (400)은 모드 검출 회로(200)로부터 모드 검출 신호를 수신하고, 소정의 제1모드시에, 즉 본 실시예1에서는 VbbFORCE 모드시에, 전위 발생 회로(300)에서 발생되는 출력 전위 VBBTMP가 외부 단자 /OEPIN으로부터 인가되는 외부 기준 전위에 따른 레벨로 되면 비활성을 지시하는 전위 제어 신호 VBBEN을 전위 발생 회로(300)에 출력하고, 제2모드시에는, 즉 본 실시예 1에서는 VbbFORCE 모드 이외의 모드시에, 전위 발생 회로(300)의 출력 전위 VBBTMP가 소정의 레벨에 도달하면 비활성을 지시하는 전위 제어 신호 VBBEN을 전위 발생 회로(300)에 출력하는 전위 제어 회로이다.
제2도는 제1도에 도시된 본 발명의 실시예 1에 있어서의 DRAM(100)의 모드 검출 회로(200)의 구성을 도시한 블럭도이다. 제2도에 있어서(210)은 테스트 모드 엔트리 검출 회로로서, 열 어드레스 스트로브 신호 /CAS가 행 어드레스 스트로브 신호 /RAS보다 먼저 하강된 것을 검출 신호 ZCBR로서 출력하는 CBR 검출 신호(220), CBR 검출 신호(220)로부터의 검출 신호 ZCBR과 기록 인에이블 신호 /WE가 행 어드레스 스트로브 신호 /RAS보다 먼저 하강된 것을 검출하는 신호 ZWBR에 의해 검출 신호 WCBR을 출력하는 WCBR 검출 신호(230), 검출 신호 WCBR을 수신하고 고전위 검출 회로(250)를 활성화하는 소정의 펄스 신호 FSEH 및 SVAH를 발생하는 펄스 발생 회로(240), 어드레스 핀 AiPIN으로부터 입력되는 고전위 SVcc를 검출하는 고전위 검출 회로(250), 인버터(270,271), NAND(280)을 포함한다.
고전위 검출 회로(250)는 2개의 어드레스 핀 A0PIN 및 A1PIN에 따른 고전위 검출 회로(260a,260b)를 포함하며, 고전위 검출 회로(260a,260b) 모두는 동일한 구성이다. 펄스 회로(240)로부터의 펄스 신호 FSEH 및 SVAH를 수신하여 활성화된 고전위 검출 회로(260a,260b)는 외부 어드레스 신호 A0 및 A1으로부터 전원전위 Vcc보다도 높은 고전위 SVcc가 입력되면 고전위 검출 신호 SVHF0 및 SVHF1이 H 레벨로 되며 고전위 SVcc가 입력된 것을 검출한다. 고전위 검출 신호 SVHF0가 L 레벨, SVHF1이 H 레벨일 때, 테스트 코드 수신 신호 SVH가 H 레벨로 된다. (290)은 테스트 코드 수신 신호 SVH가 H 레벨의 기간중에 외부 어드레스 신호 A0로부터 H 레벨, 즉 전원 전위 Vcc 레벨의 입력을 수신하고, 각종 테스트 코드 중에서 VbbFORCE 모드의 테스트 코드를 생성하고, VbbFORCE 모드의 검출 신호 VBBFRC의 H 레벨을 출력하는 테스트 코드 생성회로이다.
제3도는 제2도에 도시된 CBR 검출 회로(220)의 회로도이며, 제4도는 제3도에 도시된 CBR 검출 회로의 동작을 나타내는 타이밍차트이다. 제3도에 있어서 (221a,221b,221c,221d)는 인버터, (222a,222b,222c,222d)는 NAND이다. 제4도의 타이밍 차트에 도시된 바와 같이 행 어드레스 스트로브 신호 /RAS가 H 레벨에 있는 동안 열 어드레스 스트로브 신호 /CAS가 H 레벨로부터 L 레벨로 되면 다음에 행 어드레스 스트로브 신호 /RAS가 H 레벨로부터 L 레벨로 변화된 것에 따라 CBR 검출 신호 ZCBR이 H 레벨로부터 L 레벨로 된다. 그 후, 행 어드레스 스트로브 신호 /RAS 가 L 레벨로부터 H 레벨로 복귀되는 것에 따라 CBR 검출 신호 ZCBR이 L 레벨로부터 H 레벨로 된다.
제5도는 제2도에 도시된 WCBR 검출 회로(230)의 회로도이며, 제6도는 제5도에 도시된 WCBR 검출 회로의 동작을 도시한 타이밍 차트이다. 제5도에 있어서(231)은 기록 인에이블 신호 /WE가 행 어드레스 스트로브 신호 /RAS보다 먼저 하강한 것을 검출하는 ZWBR 검출 회로로서, 인버터(231a,231b) 및 NAND(231c,231d, 231e,231f)를 포함하고 검출 신호 ZWBR을 출력한다. (231)은 CBR 검출 신호 ZCBR, ZWBR 검출 신호 ZWBR이 모두 L 레벨일 때, 즉 열 어드레스 스트로브 신호 /CAS가 행 어드레스 스트로브 신호 /RAS보다 먼저 하강하며, 동시에, 기록 인에이블 신호 /WE가 행 어드레스 스트로브 신호 /RAS보다 먼저 하강할 때에 H 레벨로 되는 WCBR 신호를 출력하는 논리 게이트로서 인버터(232a,232b,232d)와 NAND(232c)를 포함한다.
제6도의 타이밍 차트에 도시된 바와 같이 행 어드레스 스트로브 신호 /RAS가 H 레벨일 때에 기록 인에이블 신호 /WE가 H 레벨로부터 L 레벨로 되면 그 후, 행 어드레스 스트로브 신호 /RAS가 H 레벨로부터 L 레벨로 변화된 것에 따라 ZWBR 신호가 H 레벨로부터 L 레벨로 된다. 마찬가지로 행 어드레스 스트로브 신호 /RAS가 H 레벨일 동안 열 어드레스 스트로브 신호 /CAS가 H 레벨로부터 L 레벨로 되면 도4의 타이밍 차트에 도시된 바와 같이 행 어드레스 스트로브 신호 /RAS가 H 레벨로부터 L 레벨로 변화된 것에 따라 ZCBR 신호가 H 레벨로부터 L 레벨로 된다. ZWBR 신호와 ZCBR 신호가 모두 L 레벨로 되면 논리 게이트(232)로부터 출력되는 WCBR 신호가 L 레벨로부터 H 레벨로 변화한다. 그 후, 다음에 행 어드레스 스트로브 신호 /RAS가 L 레벨로부터 H 레벨로 된 것에 따라 ZWBR 신호와 ZCBR 신호가 동시에 L 레벨로부터 H 레벨로 되며 WCBR 검출 신호가 H 레벨로부터 L 레벨로 된다.
제7도는 제2도에 도시된 펄스 발생 회로(240)의 회로도이며, 제8도는 제7도에 도시된 펄스 발생 회로(240)의 동작을 도시한 타이밍차트이다. 제8도에 있어서 (241)은 행 어드레스 스트로브 신호 /RAS를 지연시킨 지연 회로, (242)는 WCBR 검출 신호의 상승에 따라 상승하는 행 어드레스 스트로브 신호 /RAS의 상승으로부터 지연 회로(241)에 의해 결정되는 일정 기간후에 하강하는 신호 FSE를 출력하는 논리회로로서, NAND(242a), 인버터(242b)로 구성된다. (243)은 신호 FSE를 수신하여 신호 FSE에 따라, 상승이 빠르고, 하강이 느린 펄스 신호 FSEH와 신호 FSE에 따라 상승이 느리고, 하강이 빠른 펄스 신호 SVAE를 발생하는 펄스 파형 생성 회로로서, 지연 회로(243a), NAND(243b), NOR(243c), 인버터(243d, 243e)를 포함한다.
제8도의 타이밍 차트에 도시된 바와 같이 제5도에 도시된 WCBR 검출 회로(230)로부터 출력된 WCBR 검출 신호가 L 레벨로부터 H 레벨로 되는 것에 따라 신호 FSE가 L 레벨로부터 H 레벨로 된다. 이것을 수신하여 우선 펄스 신호 FSEH가 L 레벨로부터 H 레벨로 되며, 다음에, 펄스 신호 SVAE가 L 레벨로부터 H 레벨로 된다. 행 어드레스 스트로브 신호 /RAS의 H 레벨로부터 L 레벨로의 변화가 지연 회로(241)를 지나서 논리 회로(242)로 전달되면 신호 FSE가 H 레벨로부터 L 레벨로 된다. 이것을 수신하여 우선 펄스 신호 SAVE가 H 레벨로부터 L 레벨로 되며, 다음에, 펄스 신호 FSEH가 H 레벨로부터 L 레벨로 된다.
제9도는 제2도에 도시된 고전위 검출 회로(260a, 또는 260b)의 회로도이며, 제도10는 제9도에 도시된 고전위 검출 회로(260a, 또는 260b)의 동작을 도시하는 타이밍차트이다. 제9도에 있어서 (261)은 어드레스 AiPIN으로부터 인가되는 고전위를 SVcc로 하면 SVcc-2Vth의 전위가 노드(N261)에 나타나는 분압 회로로서, 어드레스 AiPIN 노드와 접지 전위 노드(1000)의 사이에 직렬로 접속된 N 채널 MOS 트랜지스터(261a,261b) 및 펄스 신호 FSEH의 H 레벨을 수신하여 도통 상태로 되는 온 저항의 충분히 큰 N 채널 MOS 트랜지스터(261c)로부터 구성된다. (262)는 Vcc-Vth의 전위가 노드(N262)에 나타나는 기준 분압 회로로서, 전원 전위 노드(2000)와 접지 전위 노드(1000)의 사이에 직렬로 접속된 N 채널 MOS 트랜지스터(262a) 및 펄스 신호 FSEH의 H 레벨을 수신하여 도통 상태로 되는 온 저항의 충분히 큰 N 채널 MOS 트랜지스터(261b)로부터 구성된다.
(263)은 비교 회로로서 전류 미러형 차동 증폭 회로로 구성되며, 펄스 신호 SVAE가 H 레벨로 되면 활성화된다. 비교 회로(263)는 전원 전압 노드(2000)로부터 병렬로 접속된 2개의 P 채널 MOS 트랜지스터(263a,263b), P 채널 MOS 트랜지스터(263a)에 접속되며, 분압 회로(261)의 출력 노드인 노드(N261)와 게이트가 접속된 N 채널 MOS 트랜지스터(263c), P 채널 MOS 트랜지스터(263b)에 접속되고, 기준 분압 회로(262)의 출력 노드인 노드(N262)와 게이트가 접속된 N 채널 MOS 트랜지스터(263d), 전류 미러형 차동 증폭 회로(263)의 활성화 트랜지스터인 펄스 신호 SVAE에 의해 도통 상태로 되는 N 채널 MOS 트랜지스터(263e)로 구성된다. (264)는 비교 회로(263)의 비교 결과를 출력하는 노드(N263)와 전원 전위 노드(2000)의 사이에 접속되고, 펄스 신호 FSEH 가 L 레벨일 때에 도통 상태로 되며, 노드(N263)의 전위를 풀업하여 전원 전위 노드(200)와 동등하게 하는 P 채널 MOS 트랜지스터이다. (265)는 비교 회로(263)의 비교 결과를 반전하여 고전위 검출 신호 SVHF를 출력하는 인버터이다.
제10도의 타이밍 차트에 도시한 바와 같이 도2에 도시된 펄스 발생 회로(240)로부터 출력된 펄스 신호 FSEH가 L 레벨로부터 H 레벨로 되면 분압 회로(261)와 기준 분압 회로(262)가 활성화되며, 노드(N261,N262)에 분압된 전위가 출력된다. 다음에, 펄스 발생 회로(240)로부터 출력된 펄스 신호 SVAE가 L 레벨로부터 H 레벨로 되면 비교 회로(263)가 활성화된다. 어드레스 핀 AiPIN으로부터 고전위 SVcc가 인가되면 노드(N261)의 전위가 SVcc-2Vth로 된다. 노드(N261)의 전위 SVcc-2Vth와 기준 분압 회로의 출력인 노드(N262)의 전위 Vcc-Vth가 비교 회로(263)에서 비교되며, 노드(N261)의 전위 SVcc-2Vth가 노드(N262)의 전위 Vcc-Vth보다 높게 되면 고전위 검출 신호 SVHF가 L 레벨로부터 H 레벨로 되며 어드레스 핀 AiPIN으로부터 고전위 SVccVcc+2Vth가 인가된 것을 검출한다. 그 후, 펄스 신호 FSEH가 H 레벨로부터 L 레벨로 되든지, 어드레스 핀 AiPIN으로부터 고전위 SVccVcc+2Vth가 인가되지 않게 되면, 고전위 검출 신호 SVHF가 H 레벨로부터 L 레벨로 된다.
제11도는 제2도에 도시된 테스트 코드 생성 회로(280)의 회로도이며, 제12도는 제11도에 도시된 테스트 코드 생성 회로(280)의 동작을 도시하는 타이밍차트이다. 제11도에 있어서 (281,282,283,284)는NAND이며 제12도에 도시된 바와 같이 제2도에 도시된 테스트 엔트리 회로(210)로부터 출력된 테스트 모드 수신 신호 SVH가 테스트 코드 수신 기간중인 것을 나타내는 H 레벨을 도시하고 있는 동안에, 어드레스 핀 A0PIN으로부터 H 레벨이 입력되며, H 레벨일 때에 VbbFORCE 모드인 것을 나타내는 VBBFRC 신호가 출력된다.
제13도는 제1도에 도시된 본 발명의 실시예1에 있어서의 DRAM(100)의 전위 발생 회로군(300)의 구성을 도시하는 블럭도이다. 도13에 있어서 (310)은 Vbb 발생 회로, (320)는 Vpp 발생 회로를 나타낸다.
다음에, Vbb 발생 회로(310)의 구성에 대해 도13에 따라 설명하기로 한다. 도13에 있어서 (311)은 전위 제어 신호 VBBEN을 수신하고, 전위 제어 신호 VBBEN이 H 레벨일 때에 활성화되며, 클럭 신호 CLK1을 발진하는 링오실레이터로서, 전위 제어 신호 VBBEN에 의해 제어되며, P 채널 MOS 트랜지스터(311p), N 채널 MOS 트랜지스터(311n), 인버터(311b)로부터 되는 클럭형 인버터(311I), 클럭형 인버터(311I)의 출력 노드로부터 직렬로 k 개 접속되는 인버터(311d1∼311dk), 전위 제어 신호 VBBEN을 반전하는 인버터(311a), 구동용의 2개의 인버터(311e)를 포함한다. (312)는 클럭 신호 CLK1을 수신하고, Vbb 전위 VBBTMP를 발생하는 차지 펌프 회로로서, 인버터(312), 캐패시터(312c1,312c2), P 채널 MOS 트랜지스터(312p1,312p2,312p3,312p4)를 포함한다. 링오실레이터(311)와 차지펌프 회로(312)에 의해 제1Vbb 발생 회로(310a)가 구성된다. (313)은, 전위 제어 신호 VBBEN에 의해 활성화가 지시된 때에 행 어드레스 스트로브 신호 /RAS, 또는 열 어드레스 스트로브 신호 /CAS에 동기하여 클럭 신호 CLK2를 출력하는 클럭 회로로서, 행 어드레스 스트로브 신호 /RAS, 또는 열 어드레스 스트로브 신호 /CAS를 반전하는 인버터(313a), 전위 제어 신호 VBBEN과 인버터(313a)의 출력을 입력으로 하는 NAND를 포함한다. 클럭 회로(313)와 차지펌프 회로(312)에 의해 제2Vbb 발생 회로(310b)가 구성된다.
제14도는 제13도에 도시된 Vbb 발생 회로(310b)의 동작을 도시하는 타이밍차트이다. 전위 제어 신호 VBBEN이 H 레벨로 되며 전위 발생 회로에 활성화를 지시하면, 행 어드레스 스트로브 신호 /RAS에 동기하여 CLK2가 발진되며, 차지펌프 회로(312)가 Vbb 전위에 전위를 공급하고, Vbb 전위 VBBTMP가 강하된다. 제13도에 도시된 Vbb 발생 회로의 공급 한계 전위는 -(Vcc+Vth)로 된다. 여기서, 발생 전위의 절대값을 보다 크게 하는 것을, 전위를 공급한다고 했다. 즉, Vbb 발생 회로에서는, 보다 낮은 Vbb 전위를, Vpp 발생 회로에서는, 보다 높은 Vpp 전위를 발생시킬 때 전위를 공급하는 것으로 한다.
제15도는 제1도에 도시된 전위 제어 회로(400)의 구성을 도시하는 블럭도이다. 제15도에 있어서 (410)은 모드 검출 회로(200)로부터 출력된 모드 검출 신호 VBBFRC에 따라 VbbFORCE 모드시에 제2검출회로(430)를 활성화하며, 선택 회로(440)에 제2검출회로(430)의 검출 신호 VBBEFRC를 전위 제어 신호 VBBEN으로서 선택시키는 FORCEA 신호를 출력하는 FORCE 신호 발생 회로, (420)은 Vbb 발생 회로(310)의 출력 전위 VBBTMP가 미리 결정된 전위 레벨에 도달한 것을 검출하는 제1검출회로, (430)은 FORCE 신호 발생 회로(410)으로부터 FORCEA 신호를 수신하여 Vbb 발생 회로(310)의 출력 전위 VBBTMP가 외부의 출력 인에이블 핀 /OEPIN으로부터 인가된 외부 기준 전위 VBBOE 레벨에 도달한 것을 검출하는 제2검출회로, (440)은 FORCE 신호 발생 회로(410)로부터 FORCEA 신호를 수신하여 FORCEA 신호가 H 레벨일 때, 즉 VbbFORCE 모드시에 제2검출회로의 검출 신호 VBBEFRC를 전위 제어 신호 VBBEN으로 하여 출력하고, FORCEA 신호가 L 레벨일 때 즉, VbbFORCE 모드 이외일 때에 제1검출회로의 검출 신호 VBBENRM을 전위 제어 신호 VBBEN으로 하여 출력하는 선택 회로이다.
제16도는 제15도에 도시된 FORCE 신호 발생 회로의 구성을 도시하는 회로도이다. 제16도에 있어서 (411)은 VbbFORCE 모드 검출 신호를 입력으로 하는 레벨 시프트 회로로서, 인버터(411a), P 채널 MOS 트랜지스터(411p1,411p2), N 채널 MOS 트랜지스터(411n1,411n2)로 구성된다. (412)는 레벨시프트 회로(411)의 출력을 반전하는 인버터, (413)은 인버터(412)의 출력을 입력으로 하는 레벨 시프트 회로로서, 인버터(413a), P 채널 MOS 트랜지스터(413p1,413p2), N 채널 MOS 트랜지스터(413n1,413n2)로부터 구성되며, L 레벨의 출력이 접지 전위 Vss로부터 VBBTMP 전위로 레벨변환하도록 N 채널 MOS 트랜지스터(413n1, 413n2)에는 접지 전위 노드(1000) 대신에 Vbb 전위 노드(3000)가 접속되어 있다. (414)는 레벨시프트 회로(413)의 제1출력 노드(N414)에 나타나는 신호를 입력으로 하고, 반전하여 FORCEA 신호를 출력하는 P 채널 MOS 트랜지스터(414p)와 N 채널 MOS 트랜지스터(414n)로 구성되는 인버터로서, N 채널 MOS 트랜지스터(414n)는 접지 전위 노드(1000) 대신에 Vbb 전위 노드(3000)가 접속되어 있다. (415)는 레벨 시프트 회로(413)의 제2출력 노드(N415)에 나타나는 신호를 입력으로 하고, 반전하여 ZFORCEA 신호를 출력하는 P 채널 MOS 트랜지스터(415p)와 N 채널 MOS 트랜지스터(415n)로 구성되는 인버터로서, N 채널 MOS 트랜지스터(415n)는 접지 전위 노드(1000) 대신에 Vbb 전위 노드(3000)가 접속되어 있다.
전술한 바와 같이 구성된 FORCE 신호 발생 회로(410)에서는, VbbFORCE 모드 검출 신호 VBBFRC가 L 레벨로부터 H 레벨로 변화하면, FORCEA 신호가 L 레벨로부터 H 레벨로 변화하며, ZFORCEA 신호가 L 레벨로부터 H 레벨로 변화한다. 또한, VbbFORCE 모드 검출 신호 VBBFRC가 H 레벨로부터 L 레벨로 변화하면, FORCEA 신호가 H 레벨로부터 L 레벨로 변화하며, ZFORCEA 신호가 H 레벨로부터 L 레벨로 변화한다. 단, FORCEA 신호, ZFORCEA 신호 모두의 L 레벨은 Vbb 전위 VBBTMP와 동일 전위이다.
제17도는 제15도에 도시된 제1검출회로(420)의 구성을 도시하는 회로도이다. 제17도에 있어서 (412)는 전원 전위 노드(2000)와 접지 전위 노드(1000)의 사이에 전류원(412a)과 저항 소자(412r)가 직렬로 접속되며, (N412)에 미리 결정된 전위를 출력하는 분압 회로, (422)는 Vbb 전위 VBBTMP가 소정의 전위로 되어 도달한 것을 검출하는 비교회로로서, P 채널 MOS 트랜지스터(422p1,422p2), N 채널 MOS 트랜지스터(422n1,422n2), 저항 소자(422r1)로 구성된다. 전원 전위 노드(2000)와 접지 전위 노드(1000)의 사이에 P 채널 MOS 트랜지스터(422p2), N 채널 MOS 트랜지스터(422n2)가 직렬로 접속되며, 그 접속 노드(N421)로부터 제1검출 신호 B를 출력한다. 전원 전위 노드(2000)와 Vbb 전위 노드(3000)의 사이에 P 채널 MOS 트랜지스터(422p1), N 채널 MOS 트랜지스터(422n1), 저항 소자(422r1)가 직렬로 접속되며, 그 접속 노드(N422)로부터 제2검출 신호 A를 출력한다. P 채널 MOS 트랜지스터(422p1)와 P 채널 MOS 트랜지스터(422p2)의 게이트는 모두 (N22)에 접속되며, N 채널 MOS 트랜지스터(422n1)와 N 채널 MOS 트랜지스터(422n2)의 게이트는 모두 (N421)에 접속되어 있다. (423)은 전류 미러형 차동 증폭 회로로서 노드(N421)에 나타나는 전위 B와 노드(N422)에 나타나는 전위 A와의 차를 증폭하며, P 채널 MOS 트랜지스터(423p1,423p2), N 채널 MOS 트랜지스터(423n1,423n2)를 포함한다. (424)는 차동증폭회로(423)의 출력을 입력으로 하는 레벨시프트 회로로서 P 채널 MOS 트랜지스터(424p1,424p2), N 채널 MOS 트랜지스터(424n1,424n2), 인버터(424a)를 포함한다. (425)는 레벨 시프트 회로(424)의 출력을 구동하는 구동용 인버터이다.
제18도는 제17도에 도시된 제1검출회로의 동작을 도시하는 타이밍차트이다. 우선, Vbb 전위 VBBTMP가 접지 전위 노드(1000)의 전위 Vss와 동일할 때, 비교 회로(422)의 저항 소자(422r1)로 인해 N 채널 MOS 트랜지스터(422n1)와 N 채널 MOS 트랜지스터(422n2)의 게이트·소스간 전압은 N 채널 MOS 트랜지스터(422n2)쪽이 크므로, N 채널 MOS 트랜지스터(422n2)가 N 채널 MOS 트랜지스터(422n1)에 비해 강하게 도통상태로 되며, 노드(N421)의 전위 B보다 노드(N422)의 전위 A가 높게 된다. 차동 증폭회로(423)는, 노드 (N421)의 전위 B와 노드(N422)의 전위 A 사이의 전위차를 증폭하고, 차동 증폭 회로(423)의 출력 노드(N423)의 전위 C가 L 레벨로 되며, 레벨 시프트 회로(424), 구동용 인버터(425)에 의해 아날로그 신호로부터 디지탈 신호로 변환된 전위 제어 신호 VBBENRM이 L 레벨로 된다. 그 후, Vbb 전위 VBBTMP의 하강됨에 따라 비교 회로(422)의 N 채널 MOS 트랜지스터(422n1)와 N 채널 MOS 트랜지스터(422n2)의 게이트·소스간 전앙 의 대소가 교체되며, N 채널 MOS 트랜지스터(422n1)가 N 채널 MOS 트랜지스터(422n2)에 비해 강하게 도통 상태로 되며, 노드(N421)의 전위 B는 H 레벨, 노드(N422)의 전위 A는 L 레벨로 이동한다. 이 전위 변화에 따라 차동 증폭 회로(423)의 출력 노드(N423)의 전위 C는 H 레벨로 이동하며, 레벨시프트 회로(424), 구동용 인버터(425)에 의해 아날로그 신호로부터 디지탈 신호로 변화된 전위 제어 신호 VBBENRM이 L 레벨로부터 H 레벨로 변화한다.
제19도는 제15도에 도시된 제2검출회로를 도시한 회로도이다. 도19에 있어서 (413)은 VbbFORCE 모드시에 노드(N431)로부터 VBBOE+Vth의 레벨을 출력하는 분압 회로로서, VbbFORCE 모드시, 즉 FORCE 신호가 H 레벨, ZFORCE 신호가 L 레벨일 때에 도통하는 P 채널 MOS 트랜지스터(431p1)와 N 채널 MOS 트랜지스터(431n1)로 되는 트랜스미션 게이트(431a)와 외부 기준 전위 VBBOE가 인가되는 노드(4000) 사이에 접속된 N 채널 MOS 트랜지스터(431n2)로 구성된다.
(432)는 비교 회로로서, 전원 전위 노드(2000)와 Vbb 전위 노드(3000)의 사이에 전류 미러용 P 채널 MOS 트랜지스터(432p1), FORCE 신호가 H 레벨, ZFORCE 신호가 L 레벨일 때에 도통하는 P 채널 MOS 트랜지스터(432p2)와 N 채널 MOS 트랜지스터(432n2)로부터 되는 트랜스미션 게이트(432a), N 채널 MOS 트랜지스터(431n1), 저항 소자(432r1)가 직렬로 접속되고, 전원 전위 노드(2000)와 외부 기준 전위 VBBOE가 인가되는 노드(4000)의 사이에 전류 미러용 P 채널 MOS 트랜지스터(432p3), FORCE 신호가 H 레벨, ZFORCE 신호가 L 레벨일 때에 도통하는 P 채널 MOS 트랜지스터(432p4)와 N 채널 MOS 트랜지스터(431n4)로부터 되는 트랜스미션 게이트(432b), N 채널 MOS 트랜지스터(431n3), 저항 소자(432r2)가 직렬로 접속되며, P 채널 MOS 트랜지스터(432p1)의 게이트와 P 채널 MOS 트랜지스터(432p3)의 게이트가 P 채널 MOS 트랜지스터(432p1)와 트랜스미션 게이트(432a)의 접속 노드(N432a)에 접속되며, 전류 미러의 구성으로 되어 있다. P 채널 MOS 트랜지스터(432p3)와 트랜스미션 게이트(432b)의 접속 노드(N432)로서, 전원 전위 노드(1000)와 접속 노드(N432a)와 접속 노드(N432b)의 사이에 병렬로 접속된 P 채널 MOS 트랜지스터(432p5, 432p6)는 FORCE 신호가 H 레벨일 때, 비도통 상태로 된다. (433)은 FORCE 신호가 H 레벨일 때에 활성화되는 전류 미러형 차동 증폭 회로로서 노드(N432a, N432b)에 나타나는 전위차를 증폭한다. (432,436)은 인버터, (435)는 레벨시프트 회로, (437)은 ZFORCE 신호가 H 레벨일 때 도통하며, 차동 증폭 회로(433)의 출력 노드(N433)의 전위를 접지 전위 노드(1000)와 동일하게 하는 N 채널 MOS 트랜지스터이다.
제20도는 제19도에 도시된 제2검출회로의 동작을 도시하는 타이밍 차트이다. 제20도에 있어서 출력 인에이블 핀 /OEPIN으로부터 인가되는 외부 기준 전위 VBBOE의 전위 변화를 점선으로 나타내며, VBBOE가 Vbb 전위보다도 낮은 레벨의 경우를 설명한다. 외부 기준 전위 VBBOE의 전위가 Vbb 전위 VBBTMP보다 낮을 때, N 채널 MOS 트랜지스터(432n1)와 N 채널 MOS 트랜지스터(432n4)의 게이트·소스간 전압은 N 채널 MOS 트랜지스터(432n4)쪽이 크므로, N 채널 MOS 트랜지스터(432n4)가 N 채널 MOS 트랜지스터(432n1)에 비해 강하게 도통 상태로 되며, 노드(N432b)의 전위가 노드(N432a)의 전위보다 낮게 된다. 차동증폭회로(423)는, 노드(N432b)의 전위와 노드(N432a)의 전위차를 증폭하며, 노드(N433)의 전위가 L 레벨로 되며 전위 제어 신호 VBBEFRC가 L 레벨로 되어, 안정하다.
제21도는 제15도에 도시된 선택 회로(440)의 회로도이다. 제21도에 있어서 (441)은 제1검출회로(420)의 출력 노드와 노드(N433)의 사이에 접속된 트랜스미션 게이트로서, P 채널 MOS 트랜지스터(441p)와 N 채널 MOS 트랜지스터(441n)로 구성되며, FORCEA 신호가 L 레벨, ZFORCEA 신호가 H 레벨일 때에 도통 상태로 된다. (442)는 제2검출회로(430)의 출력 노드와 노드(N443)의 사이에 접속된 트랜스미션 게이트로서, P 채널 MOS 트랜지스터(442p)와 N 채널 MOS 트랜지스터(442n)로 구성되며, FORCEA 신호가 H 레벨, ZFORCEA 신호가 L 레벨일 때에 도통 상태로 된다. (443)은 인버터로서 노드(N443)에 나타나는 신호를 반전시켜, 전위 제어 신호 VBBN을 출력한다.
전술한 바와 같이 구성된 본 발명의 실시예1에 있어서의 DRAM의 동작에 대해 도22에 따라 설명하기로 한다. 도22에 있어서, (a)는 행 어드레스 스트로브 신호 /RAS의 전위 변화, (b)는 열 어드레스 스트로브 신호 /CAS의 전위 변화, (c)는 기록 인에이블 신호 /WE의 전위 변화, (d)는 출력 인에이블 신호 /OE의 전위 변화, (e)는 어드레스 신호 A0의 전위 변화, (f)는 어드레스 신호 A1의 전위 변화를 도시하며 (a)∼(f)는 외부에서 입력되는 신호의 전위 변화를 도시하고 있다. (g)∼(l)은, (a)∼(f)에 도시되는 외부 입력 신호에 의해 발생되는 내부 신호의 전위 변화를 도시한다. (g)는 테스트 코드 수신 신호 SVH의 전위 변화, (h)는 Vbb 전위 VBBTMP의 전위 변화 및 외부 기준 전위 VBBOE의 전위 변화를 나타낸다. (i)는 VbbFORCE 모드를 나타내는 모드 검출 신호 VBBFRC의 전위 변화, (j)는 제1검출회로의 검출 신호 VBBENRM의 전위 변화, (k)는 제2검출회로의 검출 신호 VBBFRC의 전위 변화, (l)은 전위 제어 신호 VBBEN의 전위 변화를 나타낸다.
우선, 제22도에 있어서, 기간 T0는 DRAM(100)이 외부로부터 전원이 투입(전원 전위 Vcc)되기 때문에 Vbb 전위가 미리 결정된 소정의 전위로 안정할 때까지의 기간을 나타낸다. 시각 T00에서 전원이 투입되었을 때, Vbb 전위 VBBTMP는 접지 전위 Vss이기 때문에 도17에 도시되는 제1검출회로(420)의 비교 회로(422)의 N 채널 MOS 트랜지스터(422n2)가 N 채널 MOS 트랜지스터(422n1)보다 강하게 도통 상태로 되며, 제1검출회로(420)의 검출 신호 VBBENRM이 L 레벨을 나타낸다. 선택 회로(440)는 이것을 수신하고 전위 제어 신호 VBBEN의 H 레벨을 Vbb 발생 회로로 전송하며, 이것에 의해 Vbb 발생 회로가 활성화를 지시받으며, Vbb 전위가 공급된다. 즉, Vbb 전위 VBBTMP가 강하된다.
다음에, 시각 T10에서, Vbb 전위 VBBTMP가 미리 결정된 소정의 전위에 도달하면 이번은, 도17에 도시되는 제1검출회로(420)의 비교 회로(422)의 N 채널 MOS 트랜지스터(422n1)가 N 채널 MOS 트랜지스터(422n2)보다 강하게 도통 상태로 되며, 제1검출회로(420)의 검출 신호 VBBENRM이 L 레벨로부터 H 레벨로 변화한다. 선택 회로(440)는 이것을 수신하여 전위 제어 신호 VBBEN을 H 레벨로부터 L 레벨로 하여, Vbb 발생 회로에 전달하며, 이것에 의해 Vbb 발생 회로가 비활성화를 지시받으며, Vbb 전위의 공급이 정지된다. 즉, Vbb 전위 VBBTMP의 강하가 정지된다.
이후, 기간 T1은, Vbb 전위 VBBTMP의 안정 기간을 나타낸다. 제23도는 이 안정 기간 T0의 Vbb 전위 VBBTMP의 미소한 전위 변화를 나타낸다. 시각 T10에서 VBBTMP가 미리 결정된 소정의 전위 VBBREF에 도달하고, 이 전위보다 낮게 되면 전위 제어 신호 VBBEN은 H 레벨로부터 L 레벨로 되며, Vbb 발생 회로로의 전위의 공급이 정지된다. 전위의 공급이 정지되면 Vbb 전위 VBBTMP는 조금씩 상승하며, 시각 T11에서 전위 VBBREF보다 높게 된다. 따라서, 전위 제어 신호 VBBEN이 L 레벨로부터 H 레벨로 되어, Vbb 발생 회로로의 전위의 공급이 재개된다. 이상의 동작을 반복하여 Vbb 전위 VBBTMP는 미리 결정된 소정의 전위 VBBREF에서 미세한 변화를 반복하고 있다.
다음에, 기간 T2에서 VbbFORCE 테스트 모드로 들어간다. 우선, 외부 입력 신호로부터 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE가 WCBR의 타이밍에서 입력되며, 어드레스 신호 A0에 고전위 SVcc가 인가되면, 제2도에 도시되는 테스트 모드 엔트리 회로가 테스트 코드 수신 기간중인 것을 나타내는 테스트 코드 수신 신호 SVH가 H 레벨로 된다. 이 때, 어드레스 신호 A1으로부터 H 레벨을 인가하면, 도2에 도시되는 테스트 코드 생성 회로가 VbbFORCE 테스트 모드 검출 회로를 H 레벨로 하여, VbbFORCE 테스트 모드로 들어간다. VbbFORCE 테스트 모드에 들어가면, 제15도에 도시되는 제2검출회로(430)가 활성되며, 제2검출 회로의 검출 신호 VBBEFRC가 제1검출회로(420)의 검출 신호 VBBENRM 대한 전위 제어 신호 VBBEN로서 Vbb 발생 회로를 제어한다.
우선, 기간 T2에서는 출력 인에이블 핀 으로부터 인가되는 외부 기준 전위 VBBOE가 VBBREF보다 낮은 경우에 하고 있다. 시각 T21에서 VbbFORCE 테스트 모드 검출 신호가 L 레벨로부터 레벨로 되면 그것에 따라 제2검출회로(430)가 활성화된다. 제19도의 제2검출회로(430)의 Vbb 전위 노드(3000)에 나타나는 전위 VBBTMP 외부 기준 노드(4000)에 나타나는 전위 VBBO가 비교 회로(432)에 의해 비교된다. 이제 기간 T2에서는 외부 기준 전위 VBBOE가 VBBREF보다 낮으므로 비교 회로(432)의 출력 노드(N432b)에 나타나는 전위 보다 노드(N432a)에 나타나는 전위쪽이 높고 이 전위차를 차등증폭회로(433)에서 증폭하며, 제2검출회로(430)의 출력이 L 레벨로 되며, VbbFORCE 모드 기간이기 때문에 선택 회로(440)가 VBBEFEC에 따라 전위 제어 신호 VBBEN을 H 레벨로 한다. 이 때문에 Vbb 발생 회로는 활성화되어 Vbb 전위를 공급하며, VBBTMP는 VBBOE에 도달하는 때까지 강하한다. Vbb 전위 VBBTMP가 VBBOE에 도달하면 기간 T1과 동일한 외부 기준 전위 VBBOE에서의 안정상태로 된다.
다음에, 기간 T3에서는 출력 인에이블 핀 /OEPIN으로부터 인가되는 외부 기준 전위 VBBOE가 VBBREF보다 높은 경우에 대해 도시하고 있다. 시각 T30에서 외부 기준 전위 VBBOE가 도22의 점선으로 도시되도록 높게 변화하면, 이것에 따라 제2검출회로(430)의 비교 회로(432)의 출력 노드(N432b)에 나타나는 전위보다 노드(N432a)에 나타나는 전위쪽이 낮게 된다. 이 전위차를 차동 증폭 회로(433)에서 증폭하여, 제2검출회로(430)의 출력이 H 레벨로 되며, VbbFORCE 모드 기간이기 때문에 선택 회로(440)가 VBBEFEC에 따라 전위 제어 신호 VBBEN을 L 레벨로 한다. 이 때문에 Vbb 발생 회로는 비활성화되어 Vbb 전위의 공급을 정지한다. VBBTMP는 VBBOE에 도달할 때까지 상승하며, Vbb 전위 VBBTMP가 VBBOE에 도달하면 기간 T1과 동일한 외부 기준 전위 VBBOE에서의 안정상태로 된다.
그 후, 기간 T4에 도시된 바와 같이, 외부 입력 신호로부터 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE가 WCBR의 타이밍에서 입력되며, 어드레스 신호 A0에 고전위 SVcc가 인가되고, 어드레스 신호 A1에 L 레벨이 인가되면, 테스트 모드가 리세트된다.
이상, 본 발명의 실시예1에 있어서의 DRAM의 Vbb 전위를 출력 인에이블 핀/OEPIN으로부터 입력되는 전위로 제어하는 VBBFORCE 모드에 관해 설명했지만, Vbb 발생 회로뿐만 아니라, Vpp 발생 회로 등에도 적용할 수 있다. 또한, 출력 인에이블 핀 /OEPIN을 외부 기준 전위 입력의 핀으로서, 사용했지만, 그것의 다른 핀에도 가능하다.
또한, 제25도는 테스트 코드 생성 회로의 다른예이며, 이와 같이 구성하는 것에 의해 어드레스 신호 A0, A2, A3을 디코드하여 TC1∼TC4의 4종류의 테스트 모드를 마련하여 분류하는 것도 가능하다.
청구항 1에 관련된 발명에 있어서는, 외부로부터 입력된 신호에 따라, 소정의 모드인 것을 검출하는 모드 검출회로와, 전위 제어 회로에 발생 전위의 전위를 제어되는 전위 발생회로와, 전위 발생 회로의 전위 공급을 외부로부터 제어할 수 있는 전위 제어 회로를 구비한 반도체 장치가 획득된다라고 하는 효과가 있다.
청구항 2에 관련된 발명에 있어서는, 소정의 모드시에, 제1검출회로와 제2검출회로의 검출 신호를 선택하여 전위 제어 신호로서 전위 발생 회로에 활성, 비활성을 지시하는 전위 제어 회로를 구비한 청구항1에 기재된 반도체 장치가 획득된다라고 하는 효과가 있다.
청구항 3에 관련된 발명에 있어서는, 접지 전위 Vss와 전원 전위 Vcc 사이에 없는 전위의 대소를 비교할 수 있는 제2검출회로를 구비한 청구항2에 기재된 반도체 장치가 획득된다라고 하는 효과가 있다.

Claims (3)

  1. 외부 입력 신호에 응답하여 제1모드로 된 것을 나타내는 모드 검출 신호를 출력하는 모드 검출 회로와 전위 제어 신호를 수신하고 상기 전위 제어 신호가 활성을 지시하면 출력 노드에 전위를 공급함과 동시에, 상기 전위 제어 신호가 비활성을 지시하면 전위의 공급을 중단하는 전위 발생 회로, 상기 모드 검출 신호 및 상기 출력 노드의 전위를 수신하며, 상기 검출 신호가 제1모드와 상이한 제2모드로 된 것을 나타낼 때, 상기 출력 노드의 전위가 소정의 레벨에 도달하면, 비활성을 지시하고, 상기 검출 신호가 제1모드로 된 것을 나타내면 상기 출력 노드의 전위가 외부로부터 인가되는 외부 기준 전위에 따른 레벨로 되면 비활성을 지시하는 상기 전위 제어 신호를 상기 전위 발생 회로에 출력하는 전위 제어 회로를 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 전위 제어 회로는, 출력 노드의 전위를 수신하고, 상기 출력 노드의 전위가 소정의 레벨에 도달하면 제1상태로 제1검출 신호를 출력하는 제1검출 회로와, 출력 노드의 전위 및 외부로부터 인가되는 외부 기준 전위를 수신하며, 상기 출력 노드의 전위가 상기 외부 기준 전위에 따른 레벨에 도달하면 제2상태로 되는 제2검출 신호를 출력하는 제2검출 회로와 상기 제1검출 신호, 상기 제2검출 신호, 및 모드 검출 신호에 따른 신호를 수신하며, 전위 제어 신호를 출력하고, 상기 모드 검출 신호가 제1모드를 나타낼 때는, 상기 제2검출 신호가 제2상태로 된 것에 따라 상기 전위 제어 신호에 비활성화를 지시하며, 상기 모드 검출 신호가 제2모드를 나타낼 때는, 상기 제1검출 신호가 제1상태로 된 것에 따라 상기 전위 제어 신호에 비활성을 지시하는 선택 회로를 갖는 반도체 장치.
  3. 제2항에 있어서, 상기 제2검출 회로는, 전원 전위 노드와 출력 노드의 사이에 직렬로 접속되는 제1전류 미러용 소자, 모드 검출 신호가 제2모드를 나타내면 비도통 상태로 되는 제1스위치 소자, 및 제1부하 소자와, 전원 전위 노드와 외부 기준 전위가 인가되는 기준 전위 노드의 사이에 직렬로 접속되는 상기 제1전류 미러용 소자에 의해 전류 미러 회로를 구성하는 제2전류 미러용 소자, 상기 모드 검출 신호가 제2모드를 나타내면 비도통 상태로 되는 제2스위치 소자, 및 제1부하 소자와, 제1전류 미러용 소자와 제1스위치 소자 사이의 노드와 제2전류 미러용 소자와 제2스위치 소자의 사이의 노드에 나타나는 전위에 따라 제2검출 신호를 출력하는 구동 회로를 갖는 반도체 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4306821B2 (ja) * 1997-10-07 2009-08-05 株式会社ルネサステクノロジ 半導体記憶装置
US6167543A (en) * 1998-04-21 2000-12-26 Nanoamp Solutions, Inc. Memory test mode circuit
JP3262103B2 (ja) 1999-06-07 2002-03-04 日本電気株式会社 内部電源回路を有する半導体装置
JP4656747B2 (ja) 2001-03-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置
JP2002358800A (ja) * 2001-05-28 2002-12-13 Mitsubishi Electric Corp 半導体装置
US7183792B2 (en) * 2003-04-01 2007-02-27 Micron Technology, Inc. Method and system for detecting a mode of operation of an integrated circuit, and a memory device including same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2955156B2 (ja) * 1992-10-29 1999-10-04 三菱電機株式会社 半導体装置
FR2719135B1 (fr) * 1994-04-21 1996-06-28 Sgs Thomson Microelectronics Circuit de limitation de tension avec comparateur à hystérésis.

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