KR100219046B1

KR100219046B1 - 리던던시 회로

Info

Publication number: KR100219046B1
Application number: KR1019950048902A
Authority: KR
Inventors: 장성준
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1995-12-12
Filing date: 1995-12-12
Publication date: 1999-09-01
Also published as: KR970051403A

Abstract

본 발명은 리페어를 원하는 어드레스의 퓨즈를 제거하여 엑스트라 셀을 사용할 수 있도록 하는 리던던시 회로에 관한 것으로, 리페어(Repair)를 사용하는 겅우 퓨즈를 끊어 주기 위해 리페어 신호를 출력하는 마스터 퓨즈 회로, 상기 마스터 퓨즈 회로로 부터 출력되는 리페어 신호에 따라 입력되는 어드레스에 해당하는 퓨즈를 끊어 리던던시 신호를 출력하는 리페어 퓨즈 회로, 및 상기 리페여 퓨즈 회로로 부터 출력되는 리던던시 신호에 따라 사용되는 엑스트라 셀로 구성된다.

따라서 본 발명은 퓨즈를 끊어주어 리페어하는 시간이 종래의 리던던시 회로보다 60% 이상 단축되는 효과가 있다.

Description

리던던시 회로

제1도는 종래의 리던던시 회로의 구성도.

제2도는 본 발명에 따른 리던던시 회로의 일실시 구성도.

* 도면의 주요부분에 대한 부호의 설명

110 : 마스터 퓨즈 회로 120 : 리페어 퓨즈 회로

140 : 엑스트라 셀 111 : 마스터 퓨즈

112, 113, 1l4, 124, 125 : 인버터

121 : 부정 논리합부 122 : 부정 논리곱부

123, 126, 127, 128, 129, 130, 131 : NOR 게이트

132, 133 : NAND 게이트 Fl01 내지 Fl16 : 퓨즈

Nl01 내지 N120 : NMOS 트랜지스터

P101 내지 P104 : PM0S 트랜지스터

l41 : 셀

본 발명은 몌모리의 리던던시 회로에 관한 것으로, 특히 페일(fail)된 메모리 셀에 대한 리페어(repair) 동작 시 해당 메모리 셀의 어드레스에 응답하여 퓨즈(fuse)를 끊고 페일된 메모리 셀 대신에 여분의 엑스트라 셀(extra cel1)을 사용할 수 있도록 하는 리던던시 회로(redundancy circuit)에 관한 것이다.

일반적으로, 메모리 소자의 제조 공정 단계에서 메모리 소자의 전체 메모리 셀중 한개 또는 그 이상의 셀들이 페일되어 그에 따라 최종 테스트에서 불량으로 판정되어 상품이 되지 못한다.

또한, 이러한 불량품은 재작업을 통해 개선되거나 복구되지 못하므로 이러한 불량이 많이 발생할 수록 제조 원가가 상승하게 되어 제픔의 경쟁력이 약화된다.

이를 개선하기 위해, 제조 공정 후의 회로적인 방법 또는 레이저를 이용한 퓨즈블로잉(Blowing) 방법을 이용하여 페일된 셀을 체거한 후 페일된 셀 대신 여분의다른 셀을 사용하도록 하는 리페어 기술이 사용된다.

이와 같이 여분의 다른 셀을 이용하는 리페어 기술은 리던던시 회로로 구현할 수 있다.

제1도는 종래의 리던던시 회로의 구성도이다.

도면에 도시된 바와 같이, 종래의 리던던시 회로는 리페어 동작 시 퓨즈를 끊어주기 위해 마스터 신호(MASTERN, MASTERNB)를 출력하는 마스터 퓨즈 회로(1),마스터 퓨즈 회로(1)로부터의 마스터 신호(MASTERN, MASTERNB)에 응답하여프리디코더로부터 입력되는 페일된 메모리 셀의 어드레스에 해당하는 퓨즈 이외의 퓨즈를 끊어 리던던시 신호(RDY, RDYB)를 출력하는 리페어 퓨즈 회로(2) 및 리페어 퓨즈 회로(2)로부터 출력되는 리던던시 신호(RDY, RDYB)에 응답하여 사용되는 엑스트라 셀(3)로 이루어진다.

여기서, 마스터 퓨즈 회로(1)는 전원에 일단이 연결된 마스터 퓨즈(11), 마스터 퓨즈(l1)의 타단과 접지 사이에 다이오드 접속된 NMOS 트랜지스터(N22), 마스터 퓨즈(11)의 타단에 드레인이 언결되고 접지에 소오스가 연걸된 NM0S 트랜지스타(N23), 마스터 퓨즈(11)의 타단에 입력단이 연결되어 NMOS 트랜지스터(N23)의 게이트와 리페어 퓨즈 회로(2)로 마스터 신호(MASTERN)를 출력하는 인버터(12), 및 인버터(12)로부터 출력되는 마스터 신호(MASTERN)를 반전시켜 반전 마스터 산호(MASTERNI3)를 출력하는 인버터(13)로 구성된다.

또한, 리페어 퓨즈 회로(2)는 입력되는 어드레스를 드레인 입력으로 하고 마스터 퓨즈 회로(1)로부터 출력되는 마스터 신호(MASTERN)를 게이트 입력으로 하는 다수의 NMOS 트랜지스터(N1 내지 N16), 입력되는 어드레스를 소오스 입력으로 하고 마스터 퓨즈 회로(1)로부터 출력되는 반전 마스터 신호(MASTERNl3)를 게이트 입력으로 하는 다수의 PMOS 트랜지스터(P1 내지 P16), 다수의 NMOS 트랜지스터(N1 내지 N16)의 소오스 및 다수의 PMOS 트랜지스터(P1 내지 P16)의 각 드레인 사이에 연걸된 다수의 퓨즈(F1 내지 F16), 퓨즈(Fl, F2, F3, F4)의 공통단 및 접지 사이에 연결되고 마스터 퓨즈 회로(1)로부터 출력되는 반전 마스터 신호(MASTERNB)를 게이트로 입 력 받는 NMOS 트랜지스터(N17), 퓨즈(F5,F6,F7,F8)의 공통단 및 접지 사이에 연결되고 마스터 퓨즈 회로(1)로부터 출력되는 반전 마스터신호(MASTERNB)를 게이트로 입력받는 NMOS 트랜지스터(N18), 퓨즈(F9, Fl0,Fl1, F12, F13, F14, F15, F16)의 공통단 및 접지 사이에 연결되고 마스터 퓨즈 회로(1)로부터 출력되는 반전 마스터 신호(MASTERNB)를 게이트로 입력받는 NMOS트랜지스터(N19), NMOS 트랜지스터(N17, N18, N19)의 각 드레인에 입력단이 연결되어 반전 리던던시 신호(RDYB)를 출력하는 NAND 게이트(21), NAND 게이트(21)의 출력을 반전시켜 리던던시 신호(RDY)를 출력하는 인버터(22)로 구성된다.

또한, 엑스트라 셀(3)은 워드 라인(WL)과 비트 라인(BL)에 연걸된 셀(31), 전원 및 비트 라인 사이에 각각 연결되며 게이트가 접지에 연걸된 PM0S 트랜지스터(P19, P20), 비트 라인(BL)에 드레인이 연결되고 리페어 퓨즈 회로(2)로부터 출락되는 리던던시 신호(RDY)를 게이트로 입력받고 소오스에 데이타 라인(DBL)이 연결된 NMOS 트랜지스터(N20), 비트 라인(BL)에 소오스가 연결되고 리페어 퓨즈 회로(2)로부터 출력되는 반전 리던던시 신호(RDYB)를 게이트로 입력받고 드레인에 데이타 라인(DBL)이 연걸된 PMOS 트랜지스터(P17), 비트 라인(BL)에 드레인이 연결되고 리페어 퓨즈 회로(2)로부터 출력되는 리던던시 신호(RDY)를 게이트로 입력받고 소오스에 데이타 라인(DBL)이 연결된 NMOS 트랜지스터(N21), 및 비트 라인(BL)에 소오스가 연걸되고 리페어 퓨즈 회로(2)로부터 출력되는 반전 리던던시 신호(RDYB)를 게이트로 입력받고 드레인에 데이타 라인(DBL)이 연결된 PMOS 트랜지스터(P18)로 구성된다.

이와 같이 구성되는 종래의 리던던시 회로의 동작을 설명한다.

먼저, 리페어 기술을 사용하지 않는 경우를 설명한다.

리페어 기술을 사용하지 않으려면 마스터 퓨즈 회로(1)에서 마스터 퓨즈(11)를 끊지 않으면 된다..마스터 퓨즈(11)를 끊지 않으면 마스터 신호(MASTERN)가 로우(1ow) 레벨이 되고 반전 마스터 신호(MASTERNB)가 하이(high) 레벨이 되어, 리페어 퓨즈 회로(2)의 NMOS 트랜지스터(N1 내지 Nl6) 및 PMOS 트랜지스터(P1 내지 Pl6)가 모두 오프(off)되고 NMOS 트랜지스터(N17, N18, N19)가 온(on)된다.

따라서, 입력되는 어드레스 신호는 NAND 게이트(21)로 전달되지 못하게 되고, 온된 NMOS 트랜지스터(N17, N18, N19)를 통해 NAND 게이트(21)의 입력단자로 로우 레벨 신호가 인가되어 리던던시 신호(RDY)로 로우 레벨이 출력되고, 반전 리던던시 신호(RDYB)로 하이 레벨이 출력된다.

이와 같은 리던던시 신호(RDY, RDYB)에 의해 엑스트라 셀(3)의 트랜스퍼 게이트인 NMOS 트랜지스터(N20, N21) 및 PMOS 트랜지스터(P17, P18)가 각각 오프됨으로써 셀(31)은 사용되지 않게 된다. 즉, 리페어 동작이 수행되지 않는다.

다음으로, 리페어 기술을 사용하는 경우를 설명한다.

리페어 기술을 사용하려면 마스터 퓨즈 회로(1)에서 마스터 퓨즈(11)를 끊으면 된다.

또한, 리페어 퓨즈 회로(2)에서 리페어 동작이 필요한 몌모리 셀의 어드레스에 해당하는 퓨즈를 제외한 모든 퓨즈를 끊어준다. 예를 들어, 어드레스(Y6Y5Y4Y3Y2BYlBY0)에 해당하는 셀을 리페어하는 경우 퓨즈(F3, F6, F16)를 제외한 모든 퓨즈, 즉 나머지 13개의 퓨즈(Fl, F2, F4, F5, F7, F8, F9, F10, Fl1, F12,F13, F14, F15)를 모두 끊어군다.

마스터 퓨즈(11)를 끊으면 마스터 신호(MASTERN)로 하이 레벨이, 반전 마스터 신호(NIASTERNB)로 로우 레벨이 각각 출력되어 리페어 퓨즈 회로(2)의 NMOS 트랜지스터(N1 내지 N16)와 PMOS 트랜지스터(P1 내지 P16)가 모두 온되고 NMOS 트랜지스터(N17, N18, N19)가 오프된다.

이때, 프리디코더로부터 리페어를 원하는 페일된 메모리 셀의 어드레스가 입력되어 퓨즈(F3, F6, F16)를 통해 하이 레벨의 신호가 NAND 케이트(21)의 입력단으로 각각 전달된다. 따라서, 리던던시 신호(RDY)로 하이 레벨이, 반전 리던던시 신호(RDYB)로 로우 레벨이 각각 출력된다.

이와 같은 리던던시 신호(RDY, RDYB)에 의해 엑스트라 셀(3)의 트랜스퍼 게이트인 NMOS 트랜지스터(N20, N21) 및 PMOS 트랜지스터(P17, P18)가 각각 온되어 페일된 어드레스에 해당되는 몌모리 셀 대신에 엑스트라 셀(3)의 셸(31)이 사용된다.

즉, 리페어 동작이 수행된다.

그러나, 종래의 이러한 리던던시 회로는 리페어 퓨즈 회로(2)에서 리페어 동작이 필요한 몌모리 셀의 어드레스에 해당하는 퓨즈를 제외한 나머지 모든 퓨즈를 끊어 줌으로써, 끊어주어야 하는 퓨즈의 갯수가 끊어주지 않는 퓨즈의 개수보다 5배가 더많아 리페어하는 데 많은 시간이 걸리며 그에 따라 제품 생산 시간이 길어지게 되는 문게점이 있었다.

예를 들어, 1개의 리페어 회로 당 퓨즈의 수가 20개이고 2개의 리페어 회로가 필요하다고 한다면, 1칩당 끊어주어야 하는 퓨즈의 수는 마스터 퓨즈 2개와 퓨즈 30개로 총 32개가 되고, 1개의 퓨즈를 끊어주는 데 소요되는 시간이 0.1초이고 1달 평균 50만개의 칩이 제조되며 이 중에서 30%인 15만개가 리페어 기술을 필요로 하는 경우 1달에 퓨즈를 끊어주는 데만 5.56일이 소요된다.

상기 문제점을 개선하기 위한 본 발명은, 리페어 동작이 필요한 셀의 어드레스에 해당하는 퓨즈만을 끊어줌으로써 리페어 시 끊어야 하는 퓨즈의 갯수를 줄여 리페어 시간을 줄이는 리던던시 회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은 리페어를 사용하는 경우 퓨즈를 끊어 주기위해 리페어 신호를 출력하는 마스터 퓨즈 회로부; 상기 마스터 퓨즈 회로부로부터출력되는 리페어 신호에 응답하어 페일된 메모리 셀의 어드레스 신흐에 해당하는퓨즈를 끊어 리던던시 신호를 출력하는 리페어 퓨즈 회로부; 및 상기 리페어 퓨즈 회로부로부터 출력되는 리던던시 신호에 응답하여 그 사용이 결정되는 어분의 셀을 구비한 셀 회로부를 포함하여 이루어진다.

이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2도는 본 발명에 따른 리던던시 회로의 일실시 구성도이다.

도면에 도시된 바와 같이, 본 발명에 의한 리던던시 회로는 마스터 퓨즈 회로(110), 리페어 퓨즈 회로(120) 및 엑스트라 셀(140)로 구성된다.

마스터 퓨즈 회로(110)는 리페어 동작 시 퓨즈를 끊어 주기 위해 리페어 신호(RED, REDB)를 출력하는 것으로, 전원에 일단이 연결된 마스터 퓨즈(11l), 마스터퓨즈(111)의 타단과 접지 사이에 다이오드 접속된 NMOS 트랜지스터(Nl17), 마스터퓨즈(111)의 타단에 드레인이 연결되고 접지에 소오스가 연결된 NNlOS 트랜지스터(Nl18), 마스터 퓨즈(111)의 타단에 입력단이 연결되고 NMOS 트랜지스터(Nl18)의 게이트에 출력단이 연결된 인버터(112), 인버터(112)의 출력단에 입력단이 연결되어리 페어 퓨즈 회로(120)로 반전 리페어 신호(REDB)를 출력하는 인버터(113), 및 언버터(113)의 출력단에 입력단이 연결되어 리페어 퓨즈 회로(120)로 리페어 신호(RED)를 출력하는 인버터(114)로 구성된다.

리페어 퓨즈 회로(120)는 마스터 퓨즈 회로(110)로부터 출력되는 리페어 신호(RED, REDB)에 응답하여 프리디코더로부터 입력되는 페일된 메모리 셀의 어드레스에 해당하는 퓨즈를 끊어 리던던시 신호(RDY, RDYB)를 출력하는 것으로, 입력되는어드레스 신호에 응답하여 끊어지는 다수의 퓨즈(Fl0l 내지 F116), 퓨즈(Fl01 내지F116)의 일단 및 접지 사이에 각각 연결되며, 마스터 퓨즈 회로(110)로부터 출력되는 리페어 신호(RED)를 각각의 게이트 입력으로 받는 다수의 NMOS 트랜지스터(Nl01 내지 N116), 마스터 퓨즈 회로(110)로부터 출력되는 반전 리페어 신호(REDB)에 응답하여 액티브 상태로 되고 다수의 NMOS 트랜지스터(Nl01 내지 Nl16)의 드레인을 통해 출력되는 신호를 각각 부정논리합하는 부정논리합 회로부(121), 부정논리합 회로부(121)로부터 출력되는 신호들을 각각 입력받아 부정논리곱하는 부정논리곱 회로부(122), 부정논리곱 회로부(122)로부터 출력되는 신호들을 입력받아 부정논리합하는 NOR 게이트(123), NOR 게이트(123)로부터 출력되는 신호를 반전시켜 엑스트라 셀(140)로 반전 리던던시 신호(RDYB)를 출력하는 인버터(124), 및 인버터(124)로부터 출력되는 신호를 반전시켜 엑스트라 셀(140)로 리던던시 신호(RDY)를 출력하는 인버터(125)로 구성된다.

여기서, 부정논리합 회로부(121)는 마스터 퓨즈 회로(110)로부터 출력되는 반전리페어 신호(REDB)와 NMOS 트랜지스터(N101, Nl02, Nl03)의 드레인을 통해 각각출력되는 신호를 입력받아 부정논리합하는 NOR 게이트(126), 마스터 퓨즈 회로(110)로부터 출력되는 반전 리페어 신호(REDB)와 NMOS 트랜지스터(N104)의 드레인을 통해 출력되는 신호를 입력받아 부정논리합하는 NOR 게이트(127), 마스터 퓨즈 회로(110)로부터 출력되는 반전 리페어 신호(REDB)와 NMOS 트랜지스터(Nl05,Nl06, N107)의 드레인을 통해 각각 출력되는 신호를 입력받아 부정논리합하는 NOR게이트(128), 마스터 퓨즈 회로(110)로부터 출력되는 반전 리페어 신호(REDB)와 NMOS 트랜지스터(Nl08, Nl09, Nl10)의 드레인을 통해 각각 출력되는 신호를 입력받아 부정논리합하는 NOR 게이트(129), 마스터 퓨즈 회로(110)로부터 출력되는 반전 리페어 신호(REDB)와 NMOS 트랜지스터(N111, Nl12, Nll3)의 드레인을 통해각각 출력되는 신호를 입력받아 부정논리합하는 NOR 게이트(130), 및 마스터 퓨즈회로(110)로부터 출력되는 반전 리페어 신호(REDB)와 NMOS 트랜지스터(N114,Nll5, Nl16)의 드레인을 통해 각각 출력되는 신호를 입력받아 부정논리합하는 NOR게이트(131)로 구성된다.

그리고, 부정논리곱 회로부(122)는 NOR 게이트(126,127,128)로부터 각각 출력되는 신호들을 입력받아 부정논리곱하는 NAND 게이트(132), 및 NOR 게이트(129,130,l31)로부터 각각 출력되는 신호들을 입력받아 부정 논리곱하는 NAND 게이트(133)로 구성된다.

다음으로, 엑스트라 셀(140)은 리페어 퓨즈 회로(120)로부터 출력되는 리던던시신호(RDY, RDYB)에 응답하여 사용되는 것으로, 워드 라인(WL)과 비트 라인(BL)에 연결된 셸(141), 전원 및 비트 라인 사이에 각각 연결되며 게이트가 접지에 연결된PMOS 트랜지스터(P103, P104), 비트 라인(BL)에 드레인이 연결되고 리페어 퓨즈회로(120)로부터 출력되는 리던던시 신호(RDY)를 게이트로 입력받고 소오스에 데이타 라인(DBL)이 연결된 NMOS 트랜지스터(Nl19), 비트 라인(BL)에 소오스가 연결되고 리페어 퓨즈 회로(120)로부터 출력되는 반전 리던던시 신호(RDYB)를 게이트로입력받고 드레인에 데이타 라인(DBL)이 연결된 PMOS 트랜지스터(P101), 비트 라인(BL)에 드레인이 연결되고 리페어 퓨즈 회로(120)로부터 출력되는 리던던시 신호(RDY)를 게이트로 입력받고 소오스에 데이타 라인(DBL)이 연결된 NMOS 트랜지스터(N120), 및 비트 라인(BL)에 소오스가 연결되고 리페어 퓨즈 회로(120)로부터 출력되는 반전 리던던시 신호(RDYB)를 케이트로 입력받고 드레인에 데이타 라인(DBL)이 연걸된 PMOS 트랜지스터(P102)로 구성된다.

이와 같이 구성되는 본 발명에 따른 리던던시 회로의 일실시 동작을 설명한다.

먼저, 리페어 기술을 사용하지 않는 겅우를 설명한다.

리페어 기술을 사용하지 않으려면 마스터 퓨즈 회로(110)에서 마스터 퓨즈(111)를 끊지 않으면 된다. 마스터 퓨즈(111)를 끊지 않으면 리페어 신호(RED)가 ''로우'' 레벨이 되고 반전 리페어 신호(REDB)가 하이 레벨이 되어, 리페어 퓨즈 회로(120)의 NNlOS 트랜지스터(N101 내지 Nl16)가 모두 오프된다.

따라서, 리던던시 신호(RDY)로 ''로우'' 레벨이 출력되고 반전 리던던시 신호(RDYB)로 하이 레벨이 출력되며, 이와 같은 리던던시 신호(RDY)에 의해 엑스트라 셀(140)의 트랜스퍼 게이트인 NMOS 트랜지스터(N119, N120)와 PMOS 트랜지스터(P101, P102)가 각각 오프됨으로써 셀(141)은 사용되지 않게 된다. 즉, 리페어 동작이 수행되지 않는다.

다음으로, 리페어 기술을 사용하는 경우를 설명한다.

리페어 기술을 사용하는 경우 마스터 퓨즈 회로(110)에서 마스터 퓨즈(111)를 끊고, 마스터 퓨즈(1l1)를 끊은 후 리페어 퓨즈 회로(120)에서 리페어를 원하는 셀의 어드레스에 해당되는 퓨즈만을 끊어주면 되는 데, 예를 들어 어드레스(Y6Y5Y4Y3Y2BYlBY0)에 해당하는 셀을 리페어하는 경우 어드레스(Y6Y5Y4Y3Y2BYlBY0)에 해당되는 3개의 퓨즈(Fl02, F107, Fl16)만을 끊어 준다.

먼저, 마스터 퓨즈(111)를 끊으면 리페어 신호(RED)로 ''하이'' 레벨이, 반전 리페어 신호(REDB)로 로우 레벨이 각각 출력되어 리페어 퓨즈 회로(120)의 NMOS 트랜지스터(N101 내지 Nl16)가 온되고, 그에 따라 NOR 게이트(126,127,128,129,130,131)가 대기 상태에서 액티브 상태로 전환된다.

이때, 프리디코더로부터 리페어를 원하는 페일된 메모리 셀의 어드레스가 입력되는 데, 그 어드레스에 해당하는 퓨즈(F102, Fl07, F116)가 각각 끊어져 NOR 게이트(126,128,131)로 하이 레벨의 신호가 전달되지 못하고, NMOS 트랜지스터(N101내지 Nl16)에 의해 로우 레벨만이 NOR 게이트의 입력단에 각각 인가된다. 따라서, 리던던시 신흐(RDY)로 하이 레벨이, 반전 리던던시 신호(RDYB)로 ''로우'' 레벨이 각각 출력된다.

이와 같은 하이 및 로우 레벨의 리던던시 신호(RDY, RDYB)에 의해 엑스트라 셀(140)의 트랜스퍼 게이트인 NMOS 트랜지스터(Nl19, N120)와 PMOS 트랜지스터(P101, P102)가 각각 온되어 페일된 어드레스에 해당되는 메모리 셀 대신에 엑스트라 셀(140)의 셀(141)이 사용된다. 즉 리페어 동작이 수행된다.

상기와 같이 이루어지는 본 발명의 리던던시 회로는 리페어 동작 시 리페어 퓨즈회로(120)에서 리페어 동작이 필요한 메모리 셀의 어드레스에 해당하는 3개의 퓨즈(Fl02, F107, Fl16)만을 끊어줌으로써, 리페어 동작 시 끊어야하는 퓨즈의 개수를 줄인다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

따라서, 본 발명에 따른 리던던시 회로는 1개의 리페어 회로 당·퓨즈의 수가 20개이고 2개의 리페어 회로가 필요하다고 한다면,1칩당 끊어주어야 하는 퓨즈의 수는 마스터 퓨즈 2개와 퓨즈 10개로 총 12개가 되고,1개의 퓨즈를 끊어주는데 소요되는 시간이 0.1초이고 l달 평균 50만개의 칩이 제조되며 이 중에서 30%인 15만개가 리페어 기술을 필요로 하는 경우 1달에 퓨즈를 끊어주는데 소요되는 시간은 2.08일로, 종래의 리던던시 회로에서의 5.56일보다 리페어 시간이 60% 이상 단축되는 탁월한 효과가 있다.

Claims

리페어를 사용하는 경우 퓨즈롤 끊어 주기 위해 리페어 신호를 출력하는 마스터퓨즈 회로부; 상기 마스터 퓨즈 회로부로부터 출력되는 리페어 신호에 응답하여 .페일된 메모리셀의 어드레스 신호에 해당하는 퓨즈를 끊어 리던던시 신호를 출력하는 리페어 회로부; 및 상기 리페어 퓨즈 회로부로부터 출력되는 리던던시 신호에 응답하여 그 사용이 결정되는 여분의 셀을 구비한 셀 회로부를 포함하여 이루어지는 리던던시 회로.
제1항에 있어서, 상기 마스터 퓨즈 회로부는, 전원에 일단이 연결된 마스터 퓨즈; 상기 마스터 퓨즈의 타단 및 접지 사이에 다이오드 접속되는 제1NMOS 트랜지스터; 기 마스터 퓨즈의 타단 및 접지 사이에 연결된 제2NMOS 트랜지스터; 기 마스터 퓨즈의 타단에 입력단이 연결되며 출력단이 상기 제2NMOS 트랜지스터의 게이트에 연결되는 제1반전 수단; 상기 제1반전 수단의 출력단에 입력단이 연걸되어 상기 리페어 퓨즈 회로부로 반전된 상기 리페어 신호를 출력하는 제2 반전 수단; 및 상기 제2반전 수단의 출력단에 입력단이 연결되어 상기 리페어 퓨즈 회로부로 상기 리페어 신호를 출력하는 제3반전 수단를 포함하여 이루어지는 리던던시 회로.
제1항에 있어서, 상기 리페어 퓨즈 회로부는 상기 어드레스 신호에 응답하여 끊어지는 다수의 퓨즈; 상기 퓨즈의 일단 및 접지 사이에 각각 연걸되며, 상기 마스터 퓨즈 회로부로부터 출력되는 상기 리페어 신호를 각각의 게이트로 입력받는 다수의 NMOS 트랜지스터; 상기 마스터 퓨즈 회로부로부터 출력되는 반전된 상기 리페어 신호에 응답하여 액티브 상태로 전환되고, 상기 다수의 NMOS 트랜지스터의 드레인을 통해 출력되는 신호를 각각 부정논리합하기 위한 부정논리합 회로부; 상기 부정논리합 회로부로부터 출력되는 신호들을 입력받아 부정논리곱하기 위한 부정논리곱 회로부; 및 상기 부정논리곱 회로부로부터 출력되는 신호들을 입력받아 부정논리합하여 상기 리던던시 신호로 출력하기 위한 제1부정논리합 수단을 포함하여 이루어지는 리던던시 회로.
제3항에 있어서, 상기 부정논리합 회로부는, 상기 마스터 퓨즈 회로부로부터 출력되는 반전된 상기 리페어 신호와 상기 다수의 NMOS 트랜지스터 중 임의의 NMOS 트랜지스터들의 드레인을 통해 출력되는 신호를 각각 입력받아 부정논리합하기 위한 다수의 제2 부정논리합 수단을 포함하여 이루어지는 리던던시 회로.
제4항에 있어서, 상기 부정논리곱 회로부는, 상기 제2부정논리합 수단으로부터 각각 출력되는 신호를 입력받아 부정논리곱하기 위한 다수의 부정논리곱 수단을 포함하여 이루어지는 리던던시 회로.