KR100218556B1 - 원격 제어 시스템 및 이 시스템을 위한 송-수신기 - Google Patents

Abstract

메시지를 전송하기 위한 원격 제어 시스템에 있어서, 메시지의 길이는 동작 명령어의 특성 및 전송될 정보의 량에 적응된다. 불완전환 수신인 경우, 긴 메시지가 상이 하지만, 명백한 비교적 짧은 메시지로 해석되지 않도록 하기 위해 역위상 시작 비트가 각 메시지에 제공된다.

Description

원격 제어 시스템 및 이 시스템을 위한 송-수신기

제1도는 본 발명에 따른 원격 제어 시스템의 일반적인 구조 도시도.

제2a 및 2b도는 제1도에 도시된 원격 제어 시스템을 설명하기 위한 메시지 포맷을 도시하는 도면.

제3도는 제1도의 원격 제어 시스템에서 사용하기 위한 인코딩 프로그램의 흐름도.

제4a 내지 4e도는 제3도의 인코딩 프로그램 및 제5도의 디코딩 프로그램을 설명하기 위한 시간선도.

제5도는 제1도의 원격 제어 시스템에서 사용하기 위한 디코딩 프로그램의 흐름도.

제6a 내지 6e도는 제5도의 디코딩 프로그램을 설명하기 위한 시간선도.

* 도면의 주요부분에 대한 부호의 설명

1 : 송신기 2 : 수신기

11 : 메시지 발생기 12 : 키보드

13 : 디스플레이 14 : 전동 레지스터

15 : 인코딩 회로 16 : 변조 회로

21 : 디코딩 회로 22 : 디코딩 회로

23 : 수신 레지스터

본 발명은 송신기 및 수신기를 포함하는 원격 제어 시스템에 관한 것으로, 상기 송신기는, 일련의 비트로 이루어진 메시지를 발생하며 상기 일련의 비트 중 제1의 비트가 선정된 값을 갖는 시작인 비트인 상기 일련의 메시지를 발생하는 발생수단과, 상기 메시지의 비트를 복위상 비트로 변환시키는 인코딩 회로로서, 상기 복위상 비트는 제1 및 제2비트 구간을 포함하는 선정된 비트 주기를 가지며 그 논리 값은 상기 제1 또는 제2비트 구간에 펄스가 존재하면 표현되는 상기 인코딩 회로, 및 상기 얻어진 복위상 신호를 수신기에 전송하는 수단을 포함하며, 상기 수신기는, 전송된 복위상 신호를 수신하기 위한 수단과, 상기 시작 비트를 디코딩하고, 상기 디코딩에 응답해서, 주기적 기준 신호의 주기가 상기 선정된 비트 주기에 대응하는 상기 주기적 기준 신호를 발생하기 시작하여, 상기 메시지를 다시 얻는 디코딩 회로를 포함한다.

본 발명은 또한 그러한 제어 시스템에 사용하기 적합한 송신기 및 수신기에 관한 것이다.

서두에 서술된 형태의 원격 제어 시스템은, 예를 들어, 필립스사의 집적회로 SAA3006 및 SAA3028로 구성되며, 이 회로는 1988년 필립스 전자 부품 및 재료의 데이터 핸드북 ICO2a에 서술되어 있다. 이러한 원격 제어 시스템은, 예를 들어, 원격 제어 유닛으로부터 적외선에 의해 동작되는 장치로 동작 명령을 무선으로 전송하기 위해 사용된다. 공지된 원격 제어 시스템에 있어서, 각 메시지는 2개의 시작 비트, 하나의 제어 비트, 5개의 어드레스 비트 및 6개의 명령어 비트를 포함한다. 상기 어드레스 비트는 메시지가 어떤 장치(예를 들면 텔레비젼 또는 비디오 레코더)에 대해 의도되는 지를 나타낸다. 명령어 비트는 언급된 장치에서 동작되어야 하는 기능을 나타낸다. 제어 비트는 메시지가 이전 명령과 다른 명령어를 포함하는지의 여부 또는 상기 메시지가 반복적으로 전송된 일련의 메시지 일부를 형성하는지의 여부를 나타낸다.

복잡한 명령어는 종종 다수의 종속-명령어로 구성된다. 예를 들면, 7월 22일 20.15시부터 21.45시까지의 채널 31의 텔레비전 프로그램을 기록하라는 비디오 레코더 명령어는 종속-명령어 타이머와 다른 다수의 종속-명령어를 포함하며, 각각의 종속-명령어는 시작 및 종료 시간, 날짜, 및 채널을 위한 숫자를 포함한다. 상기 송신기 측에서는, 상기 전송될 명령어가 원격 제어 유닛에서 먼저 만들어지고, 선정된 프로토콜과의 일치 여부가 검사된 다음, 전송 키(transmission key)가 눌려졌을 때만 보내지도록 되어 있다.

공지된 원격 제어 시스템에 있어서, 각 종속-명령어는 개별의 메시지로서 전송된다. 그렇지만, 이것은 동일한 비디오 레코더를 어드레스 하기 위한 어드레스 비트뿐만 아니라 시작 비트 및 제어 비트를 각각의 메시지가 포함하기 때문에 경제적이지 못하다.

게다가, 적외선의 짧은 간섭은 수신 장치에서 잘못된 반응을 일으킬 수 도 있다. 예를 들어, 종속-명령어 타이머를 가진 메시지가 수신되지 않을 경우, 뒤이어 전송되는 메시지의 종속-명령어를 예를 들어 새로운 채널 번호로 동조하기 위한 명령어로 잘못 인식할 수 있다.

본 발명의 목적은 동작 명령어(operating commands)를 효과적이고 신뢰할만한 방법으로 전송할 수 있는 원격 제어 시스템을 제공하는 것이다. 본 발명의 다른 목적은 이러한 원격 제어 시스템을 위한 송신기 및 수신기를 제공하는 것이다.

이 목적을 위해, 본 발명에 따른 원격 제어 시스템은, 상기 발생 수단이 별개의 메시지를 가변 길이 시리즈로 발생하고, 디코딩 회로가 상기 가변 길이 시리즈로부터 본래의 메시지를 회복하는 것을 특징으로 한다. 이에 의해 각각의 메시지의 길이를 동작 명령어의 속성 및 전달될 정보량에 최적으로 적합시킬 수 있다. 예를 들면, 비디오 레코딩을 프로그래밍 하기 위해 앞서 언급된 명령어가 하나의 긴 메시지로 전송된다. 이러한 메시지가, 예컨데, 적외선의 간섭으로 인해 불완전하게 수신될 경우, 상기 명령어는 실행되지 않을 것이다.

그러나, 가변-길이 메시지를 사용하면, 수신 측에 수신된 긴 메시지의 일부분이 상이하고, 동등하게 유용한 짧은 메시지로서 디코딩 되는 상황을 전체적으로 배제하지 못한다. 이것은 긴 메시지의 헤더 부분이 수신되지 않고, 긴 메시지의 나머지 부분이 유용한 짧은 메시지를 나타내는 경우가 될 수도 있다.

이 문제를 해결하기 위해, 인코딩 회로는 비트 주기에 의해 다른 비트와 구별되는 복위상 마킹 비트를 시작 비트로서 발생하고, 상기 복위상 마킹 비트의 제2비트 구간은 적어도 다른 복위상 비트의 비트 주기에 일치하며, 상기 디코딩회로는 또한 상기 복위상 마킹 디코딩하며, 마킹 비트의 발생 후 기준 신호의 주기 동안 복위상 비트가 수신되지 않을 경우, 상기 메시지를 무시한다.

이에 의해 얻어지는 효과를, 상기 시작 비트의 제2비트 구간이 다른 비트의 비트 주기보다 큰 경우와 같은 경우 모두에 대해 각각 설명한다. 이와 관련해서, 1비트 주기에 최대한으로 일치하는 주기 동안, 복위상 신호에 펄스가 있는 지 없는 지를 고려해야만 한다. 이것은, 예컨대, 어느 한 비트의 제2비트 구간과 다음 비트의 제1구간에 펄스가 존재하지 않을 때 발생한다. 상기 시작 비트의 제2비트 구간이 다른 비트들의 비트 주기보다 긴 경우, 상기 시작 비트는 메시지에서 발생할 수 없는 특이한 신호를 나타낸다. 예컨데, 움직이는 물체에 의해 적외선의 짧은 간섭이 일어나 상기 시작 비트가 수신되지 않는다면, 수신된 메시지는 시작 비트가 존재하지 않기 때문에 무시된다. 상기 시작 비트의 제2비트 구간이 다른 비트의 비트 주기와 일치할 경우, 적외선의 간섭을 받은 후 수신된 두 개의 연속적인 복위상 비트의 특정 조합을 유효한 시작 비트로서 해석할 수 있다. 그렇지만, 이 상태는, 상기 디코딩 회로에 의해 시작된 기준 신호의 위상이 실제의 비트 주기에 대해 이동되는 상태를 야기한다. 이 상태에서 상기 기준 신호의 다음 주기들 중 한 주기는 일반적으로 복위상 비트를 포함하지 않는다. 이때 메시지는 무시된다.

송신기 및 수신기의 다른 실시예는, 상기 발생 수단이 상기 메시지에 의해 포함되는 비트의 수 나타내는 코드에 상기 메시지에 부가하고, 상기 디코딩회로는 상기 코드를 디코딩하고, 수신된 메시지의 비트 수가 상기 코드에 일치하지 않을 경우, 상기 메시지를 무시하는 것을 특징으로 한다. 이에 의해 상기 시작 비트가 수신된 후에 상기 적외선의 간섭이 발생할 경우, 적외선 간섭을 검출 할 수 있다. 따라서, 원격 제어 시스템의 신뢰성을 현저하게 향상시킬 수 있다.

상기 송신기 및 수신기의 또 다른 실시예는, 상기 인코딩 회로가 적어도 하나의 선정된 비트에 대한 다른 복위상 마킹 비트를 상기 메시지에 발생하고, 또한 상기 디코딩 회로는 상기 다른 복위상 마킹 비트를 디코딩하며, 상기 다른 복위상 마킹 비트가 수신되지 않을 경우 상기 메시지를 무시하는 것을 특징으로 한다. 이 특징은, 상기 복위상 신호에는 항상 독특한 펄스 시리즈가 포함되어 있고, 이 펄스 시리즈는, 상기 수신된 신호가 메시지의 시작 시에 인터럽트 되었다면, 상기 메시지의 나머지 부분에서는 발생할 수 없다는 것으로 달성된다.

제1도는 본 발명에 따른 원격 제어 시스템의 구조를 예시적으로 도시한다. 이 시스템은 송신기(1) 및 수신기(2)를 포함한다. 메시지를 발생하는 발생수단은 메시지 제너레이터(11), 키보드(12), 디스플레이(13) 및 전송 레지스터(14)로 구성된다. 상기 전송 레지스터(14)에는 인코딩 회로(15)가 접속되며, 상기 인코딩 회로는 변조 회로(16)에 복위상 신호 TD를 제공하고, 상기 변조 회로(16)는 상기 복위상 신호를 적외선 신호 IR로 변조한다. 상기 수신기(2)는 복조회로(21)를 포함하여 상기 적외선 신호 IR를 수신하고 상기 복조 회로는 상기 수신된 적외선 신호를 복위상 신호 RD로 복조하여 디코딩 회로(22)에 제공한다.

상기 디코딩 회로(22)는 수신 레지스터(23)에 접속되며, 이 수신 레지스터(23)는 버스 IIC를 통해 동작되는 장치(도시되지 않음)에 접속되어 있다. 실제로 상기 메시지 제너레이터(11), 전송 레지스터(14) 및 인코딩 회로(15)는 예컨대 Intel 사의 80C51형 마이크로프로세서에 적절하게 결합된다. 상기 디코딩 회로(22) 및 수신 레지스터(23)는 동작될 장치에 설치된 동형의 마이크로프로세서의 일부분을 형성할 수도 있다.

상기 메시지 제너레이터(11)는 키보드(12)를 스캔하여 동작된 키 또는 키시리즈에 상응하는 메시지를 전송 레지스터(14)에 저장한다. 예컨데, 상기 메시지 제너레이터는 직접 모드로 소위 단일 메시지를 저장한다. 이러한 단일 메시지는 단일 키에 대응하는 명령어를 포함한다. 제2a도는 텔레비전 수상기를 스위치 오프하는 메시지의 일례를 도시한다. 이 메시지는, 2 시작 비트 S와, 상기 메시지가 선정된 길이를 갖는 단일 메시지임을 0값으로 나타내는 3 모드 비트 20와, 1 제어 비트 C와, 텔레비전 수상기를 어드레싱하는 8 어드레스 비트 TV와, 동작된 오프 키에 대응하는 8 명령어 비트 OFF로 구성된다.

특히, 상기 메시지 제너레이터(11)는 프로그래밍 모드로 소위 합성 메시지를 저장하는데 적합하다. 이러한 합성 메시지는 동작된 키 시리즈에 일치하는 다수의 종속-명령어를 포함한다. 제2b도는 비디오 레코더에서 비디오 레코딩을 프로그래밍하기 위한 메시지의 일례를 도시한다. 이 메시지는 2 시작 비트 S와, 상기 메시지가 합성 메시지임을 1 값으로 나타내는 3모드 비트 21와, 1제어 비트 C와, 비디오 레코더를 어드레싱하기 위한 8 어드레스 비트 VCR와, 종속-명령어를 위한 8 명령어 비트 TIMER와, 인입된 시작 시간을 나타내기 위한 13비트 2015와, 인입된 종료 시간을 나타내기 위한 13비트 2145와, 날짜를 나타내기 위한 7 비트 2207와, 및 채널 번호를 나타내기 위한 8 비트 31로 구성된다.

메시지 길이는 메시지의 속성에 의해 결정되어 모드 비트에 의해 표시된다. 상술한 실시예에서 모드 비트 0을 갖는 단일 메시지는 22 비트의 길이를 갖는다. 모드 비트 1를 가진 합성 메시지는 67 비트의 길이를 갖는다.

이후 하나의 메시지는 N 비트 b(1)...b(N)을 포함하는 것으로 가정한다. 제1도에 도시된 바와 같이, 상기 비트 수는 메시지 제너레이터(11)로부터 신호 N에 의해 인코딩 회로(15)에 제공된다.

상기 전송 레지스터(14)에 저장된 메시지는 인코딩 회로(15)에 의해 판독되고 복위상 신호 TD로 변환된다. 앞서 언급된 바와 같이, 상기 인코딩회로는 마이크로프로세서의 일부분을 형성한다. 그러면 마이크로프로세서에 의해 실행되는 인코딩 프로그램의 제어 하에서, 상기 복위상 신호 TD는, 예를 들어 마이크로프로세서의 소위 포트 접속부에서 발생된다. 제3도는 이러한 인코딩 프로그램의 흐름도를 도시한다. 이 흐름도는 복위상 비트로 변환될 비트 b(ⅰ)의 인덱스를 나타내는 변수 ⅰ를 초기화하는 단계(30)를 포함한다. 단계(31)에서는 비트 b(ⅰ)가 마킹 비트의 형태로 전달되어야만 하는지의 여부가 연속적으로 검사된다. 이 목적을 위해, 인덱스 ⅰ가 다수의 선정된 값과 비교된다. 제1시작 비트가 협의에 의한 마킹 비트이기 때문에 값 ⅰ=1은 마킹 비트의 일부분을 형성한다. 제3도에 도시된 실시예에 있어서 제어 비트 b(6)가 또한 마킹 비트의 한 형태로 전송된다. 전송되는 비트 b(ⅰ)가 마킹 비트일 경우, 2T의 값이 변수 Tb에 할당되고, 이것은 단계(311)에서 비트 주기를 나타낸다. 단계(312)에서 비트 주기 T는 상응하는 방식으로 나머지 오디너리(ordinary) 복위상 비트에 할당된다.

인코딩 프로그램의 단계(32)에서 시간 변수 t에 0의 값을 할당한다. 시간 변수 t는, 예컨대, 종종 마이크로프로세서에 설치되는 타이머/카운터 회로에 의해 자율적으로 상승한다고 가정한다. 단계(33)에서 복위상 신호 TD는 변환되는 비트 b(ⅰ)의 값에 일치하는 논리 값을 필요로 한다. 단계(34)에서 인코딩 프로그램은 비트 주기 Tb의 1/2인 시간 주기 동안을 기다린다. 단계(35)에서, 복위상 신호는 변화될 비트b(ⅰ)의 인버스 값을 필요로 하며, 그런 다음 단계(36)에서, 시간 변수 t가 값 Tb에 도달할 때까지 대기 시간이 측정된다.

전송 레지스터에 변화될 비트가 존재하는지 여부를 검사하기 위해, 단계(37)에서 인덱스 ⅰ가 1만큼 상승되고, 값 N이 그에 따라 초과되는지 여부가 단계(38)에서 테스트된다. N값을 초과하지 않으면, 인코딩 프로그램은 다음 비트를 변환시키기 위해 단계(31)로 복귀한다. N값을 초과하면, 상기 메시지가 전송되고 상기 복위상 신호 TD는 단계(39)에서 논리 값 0을 더 필요로 한다.

제4b도는 인코딩 회로(15)가 복위상 신호 TD를 발생하는 시간 다이어그램이다. 어떠한 메시지도 전송되지 않는 한, 상기 신호는 일정한 논리 값 0을 가지며, 메시지를 전송하는 동안 일련의 복위상 비트를 포함한다. 제4A도에 도시된 바와 같이, 각각의 복위상 비트는 복위상 신호가 메시지의 대응하는 비트의 논리 값을 갖는 제1비트 구간(40)과, 복위상 신호가 반전된 값을 갖는 제2비트 구간(41)을 포함한다. 결합된 상기 제1 및 제2비트 구간은 비트 주기를 구성한다. 제4B도에 도시된 복위상 신호 TD는, 비트 주기 2T를 가진 마킹 비트 형태의 값 1을 가진 복위상 시작 비트(42)와, 다른 시작 비트(43) 및 비트 주기 T를 가진 모드 비트(44)와, 마킹 비트 형태의 비트 주기 2T를 가진 제어 비트(45), 및 비트 주기 T를 가진 일련의 복위상 비트(46)를 포함한다. 각각의 비트 주기는 제4C도에 마킹 스트라이프에 의해 표시된다. 이들 마킹 스트라이프는 0의 값이 인코딩 프로그램(제3도에서 단계32)에 의해 시간 변수 t에 할당되는 순간에 대응한다.

제1도에 도시된 바와 같이, 복위상 신호 TD는 송신기(1)에 의해 적외선IR으로 공지된 방법에 따라 변조되고 수신기(2)에 의해 복조된다. 이에 의해 얻어진 복조된 복위상 신호 RD가 디코딩회로(22)에 의해 제공된다. 이 회로는 마이크로프로세서이며, 예컨데 소위 인터럽트 요청(interrupt request) 입력에서 복위상 신호 RD를 수신한다. 마이크로프로세서에 의해 실행되는 디코딩 프로그램의 동작을 제5도에 도시된 흐름도를 참조해서 설명한다.

디코딩 프로그램의 단계(50)에서, 메시지의 시작을 나타내는 인터럽트 요청 입력에서 펄스가 발생할 때까지 대기 시간을 측정한다. 결과적으로 여러 변수가 단계 51에서 초기화된다. 변수 ⅰ에 있어서 수신된 복위상 비트의 수가 카운트된다. 논리 변수 tr는 기준 순간(reference instant)을 나타내며 복위상 신호 RD의 최종 수신된 에지(last received edge)가 기준 주기(reference period)의 시작 T(tr=0)에 대응하는지 또는 기준 주기의 중간(tr=T/2)에 대응하는지를 나타낸다. 상기 기준 주기는 오디너리 복위상 비트의 비트 주기 T에 일치한다. 다른 논리 변수 MB는, 상기 기준 주기 동안 어떠한 에지도 전송되지 않았으며 그에 따라 마킹 비트의 비트 구간이 검출되었음을 논리 값1을 통해 나타낸다.

단계(51)에서 상기 카운터 I는 0의 초기 값을 필요로 한다. 이전의 단계(50)에서 마킹 비트의 형태로 수신된 시작 비트의 제1비트 구간이 고려되기 때문에 변수 MB는 논리 값1을 요구한다. 기준 순간 tr은 값 tr=0을 요구한다.

단계(52)에서, 시간 변수 t는 결과적으로 기준 순간 tr 값이 되어야 한다. 시간 변수 t는 자율적으로 상승되는 것으로 가정한다. 단계(53)에서는 복위상 신호 RD에서 에지가 발생하는지 여부가 검사된다. 발생되지 않는 경우, 단계(54)에서 얼마나 오랫동안 에지가 발생하지 않는지 검사된다. 이 기간이 선정된 기간, 예를 들어 10T보다 길 경우, 메시지는 종결되는 것으로 간주된다.

에지가 수신될 경우, 디코딩 프로그램은 프로그램 단계(55 내지 59)에서, 에지가 발생했을 때의 순간 t 및 선행 에지가 발생했을 때의 기준 순간 tr을 참조해서 복위상 신호 RD의 상태를 결정한다. 보다 상세히 설명하기 위해, 제6A 내지 6E도는 메시지를 수신하는 동안 복위상 신호의 다섯 가지의 가능한 상태를 도시한다. 이 상태는 제6도에서 대문자 A 내지 E에 대응한다.

제6a도는 기준 순간 tr=0이 선행 에지에 할당되는 동안 에지가 순간 tT에서 발생할 때의 상태를 도시한다. 거의 일치하는 심볼은 에지가 정확하게 결정된 순간에서 발생할 필요는없지만 앞서 결정된 편차가 디코딩 회로의 동작을 저해하지 않고 제거될 수 있음을 나타낸다. 제6A도에 도시된 상태는 기준 주기 T 중간에 어떠한 에지도 존재하지 않기 때문에 어떠한 오디너리 복위상 비트도 수신되지 않음을 나타낸다. 그러므로, 비트 주기 2T를 가진 마킹 비트가 수신된다. 디코딩 프로그램은 단계(60)에서 제1비트 구간이 수신되는지 여부를 검사한다. 그때 변수 MB는 논리 값 0를 가지며 단계(68)이 실행된다. 이 단계에서, 마킹 비트의 제1비트 구간이 수신되는 것으로 간주되는 것을 나타내기 위해 변수 MB는 1로 주어진다. 물론 또한, 값 tr=0이 기준 순간으로 할당된다.

변수 MB가 이미 논리값 1을 가지고 있다며, 마킹 비트의 제2비트 구간이 분명하게 수신된다. 그러면 단계 (61)에서 카운터 ⅰ가 1만큼 상승되고, 하강 에지( falling edge)에서 1이고 상승 에지(rising edge)에서 0인 디코딩 비트 b(ⅰ)가 수신 레지스터(제1도의 23)에 저장된다. 계속해서, 변수 MB는 단계(62)에서 다시 논리 값 0을 필요로 하며, 기준 순간 tr=0가 현재의 에지가 발생했을 때의 순간에 할당된다. 계속해서 단계(63)에서, 수신된 마킹 비트가 메시지의 주어진 위치 ⅰ에서 허용되는지 여부가 검사된다. 이 목적을 위해 카운터 ⅰ는 하나 이상의 선정된 값들과 비교된다.

단계(61 내지 63)은 시작 비트가 수신될 때 실행된다. 그러므로 상기 시작 비트는 협의에 의한 마킹 비트이므로 위치 ⅰ=1는 선정된 값들의 일부를 형성한다. 그런 다음, 디코팅 프로그램은, 시간 변수 t가 기준 순간 값을 필요로 하며, 이 경우 tr=0인 단계(52)로 복귀하며, 복위상 신호 RD의 다음 에지를 계속해서 기다린다. 단계(63)에서 주어진 위치 ⅰ에 어떠한 마킹 비트도 허용되지 않았음이 판정되었다면, 디코딩 프로그램은 에러루틴(69)을 실행하게 되고 여기서 메시지가 종료될 때까지 모든 연속하는 에지들은 무시된다.

제6b도는 기준 순간 tr=0이 선행 에지에 할당되었을 때, 순간 t

T/2에서 에지가 발생하는 상태를 도시한다. 이 상태에서 비트 주기 T를 가진 오디너리 복위상 비트가 분명하게 수신된다. 단계(64)에서 (제5도 참조), 디코딩 프로그램은 변수 MB가 값 0를 갖는지 여부를 검사한다. MB가 논리값 0을 가졌다면, 카운터 ⅰ는 단계(65)에서 1만큼 상승되고 디코딩된 비트b(ⅰ)가 수신 레지스터에 기록된다. 단계(65)에서, 기준 순간 tr은 방금 검출된 에지가 기준 주기 T의 중간에서 발생되었다는 것을 나타내기 위해 값 tr=T/2을 요구한다. MB가 논리값 0을 가지고 있지 않다면, 유용하지 못한 메시지가 검출된다. 이 경우에 있어서 디코딩 프로그램은 에러 루틴(69)을 실행한다.

제6c도는 기준 순간 tr=T/2이 선행 에지에 할당되었을 때, 순간 t

3T/2에서 에지가 발생하는 상태를 도시한다. 이 상태에서도 비트 주기 T를 가진 오디너리 복위상 비트가 수신된다. 현재의 기준 주기와 선행 기준 주기의 경계에서 복위상 신호 RD의 값이 변하지 않았다는 점에서 제6b도에 도시된 상태와는 다르다. 그러므로 디코딩 프로그램은 동일한 단계(65 및 66)을 실행한다.

제6d도는 선행 에지가 순간 tr=T/2에서 발생되었을 때, 순간 t

T에서 에지가 발생하는 상태를 도시한다. 이것은 현재의 기준 주기와 선행 기준 주기의 경계에서 발생하는 에지이다.이 상태에서는 어떠한 다른 동작도 필요하지 않으며 단계(67)(제5도 참조)에서 채택된 값 tr=0이 기준 순간에만 할당된다.

제6e도는 선행 에지가 순간 tr=T/2에서 발생하였을 때, t

2T에서 에지가 발생하는 상태를 도시한다. 마킹 비트의 제1비트 구간이 분명하게 수신된다. 단계(68)(제5도)에서 앞서 서술된 변수 MB가 논리 값 1을 필요로 한다.

값 tr=0이 기준 순간에 할당된다.

메시지 종결 후, 수신된 메시지가 단계(70)에서 평가된다. 이 단계에서 모드 비트 b(3)...b(5)로 인코딩된 메시지 길이가 실제로 수신된 비트 수와 비교된다.

제5도에 도시된 디코딩 프로그램에 있어서, 서술된 디코딩 프로그램의 시간 변수 t가 값 t=0을 필요로 하는 순간은 오류 없는 수신의 경우 송신기에 의해 발생된 비트 주기와 동위상인 기준 신호로 그대로 구성된다. 이 기준 신호는 디코딩 프로그램의 단계(51 및 52)에서 시작 비트의 하강 에지에 의해 시작되며 결국 단계(52)에서의 에지와 동기이다. 제4d도는 예를 들어 짧은 시간 동안 움직이는 물체에 의해 적외선이 간섭하였기 때문에, 전송된 복위상 신호가 불완전하게 수신됨으로써 야기된, 복조된 복위상 신호 RD의 시간 다이어그램이다.

이것은 결과적으로 디코딩 회로가 두 개의 연속적인 오디너리 복위상 비트의 특정 조합을 시작 비트로서 인식하게 되는 상태를 초래한다. 제4e도는 대응하는 기준 신호를 마킹 스트라이프로 도시한다. 제4e 및 제4c도를 비교했을 때 분명해지는 바와 같이, 기준 신호는 원래의 비트 주기에 대해 위상적으로 시프트된다. 제4도에서 φ로 표시된 상기 위상 시프트는 실제 마킹 비트가 존재하지 않음으로써 야기된다. 이러한 이유 때문에 또한 마킹 비트를 반-위상(anti-phase) 비트로 칭한다. 위상 시프트의 결과로 인해 복위상 인코딩에 따라 에지들이 발생되어야만 하는 순간에 수신된 신호에서의 에지들이 존재하지 않게 된다. 예를 들면, 순간 t=t 에서의 에지가 제4d도에 도시된 복위상 신호에서 존재하지 않는다. 디코딩 프로그램(제5도에서 단계68)은 이것을 순간 t=t2에서 제2 마킹 비트의 제1비트 구간으로서 해석한다. 반면, 순간 t=t3 에 연속되는 에지에서, 디코딩 프로그램은 불가능한 상태를 검출하고 그에 따라 불명확한 메시지를 검출한다(제5도에서 단계 64).

모드 비트가 절대적으로 메시지 길이를 나타낼 필요가 없음을 유념해야 한다.

예를 들면, 모드 비트가 메시지의 어느 위치에 실제 길이가 위치하게 되는지를 나타내는 것이 가능하다.

마지막으로 어느 정도까지 시작 비트의 제1비트 구간을 연장하는 것이 바람직함을 주목해야 한다. 이것은 복조기에 통합된 자동 이득 제어 회로에 보다 많은 시간을 부여하여 이득을 얻게 한다.

Claims (8)

1. 일련의 메시지 비트로 이루어진 메시지를 발생하며 상기 일련의 메시지 비트의 제1비트가 선정된 값을 갖는 시작 비트인 상기 메시지를 발생하는 발생 수단과, 상기 메시지의 비트를 복위상 비트로 변환시키는 인코딩 회로로서, 상기 복위상 비트는 제1 및 제2비트 구간을 포함하는 선정된 비트 주기를 가지며 그 논리 값은 상기 제1 또는 제2비트구간에 펄스가 존재하면 표현되는 상기 인코딩 회로, 및 상기 얻어진 복위상 신호를 수신기에 전송하는 수단을 포함하는 원격 제어 송신기(1)에 있어서, 상기 인코딩 회로는 다른 비트와 그 비트 주기에 의해 구별되는 복위상 마킹 비트(42)를 상기 시작 비트를 위해 발생하며, 상기 마킹 비트의 제2비트 구간은 적어도 상기 다른 복위상 비트의 비트 주기에 일치하는 것을 특징으로 하는 원격 제어 송신기.
2. 제1항에 있어서, 상기 발생 수단은 가변 길이의 메시지를 발생하는 것을 특징으로 하는 원격 제어 송신기.
3. 제2항에 있어서, 상기 발생 수단은 상기 메시지에 코드(44)를 부가하며, 상기 코드는 상기 메시지에 포함된 비트의 수를 나타내는 원격 제어 송신기.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 인코딩 회로는 상기 메시지 내의 적어도 하나의 선정된 다른 비트를 위해 다른 복위상 마킹 비트(45)를 발생하는 것을 특징으로 하는 원격 제어 송신기.
5. 일련의 복위상 비트로 이루어진 원격 제어 메시지를 수신하는 수신수단(21)으로서, 상기 일련의 복위상 비트의 제1비트는 선정된 값을 갖는 시작 비트이며, 상기 복위상 비트는 제1 및 제2비트 구간을 포함하는 서정된 비트 주기를 가지며 그 논리 값은 상기 제1 및 제2비트 구간에 펄스가 존재하면 표시되는 상기 수신 수단(21), 및 상기 시작 비트를 디코딩하고, 상기 디코딩에 응답해서, 주기적 기준 신호의 주기가 상기 선정된 비트 주기에 대응하는 상기 주기적 기준 신호를 발생하기 시작하여, 상기 메시지를 다시 얻는 디코딩 회로(22)를 포함하는 원격 제어 수신기에 있어서, 상기 디코딩 회로는 비트 주기에 의해 다른 비트와 구별되는 복위상 마팅 비트(42)를 시작 비트로서 디코드하며, 상기 마킹 비트의 제2비트 구간은 적어도 상기 다른 복위상 비트의 비트 주기와 동일하며, 상기 인코딩 회로는 또한 상기 마킹 비트가 발생한 후 상기 기준 신호의 주기 동안 상기 복위상 비트가 수신되지 않으면 상기 메시지를 무시하는 것을 특징으로 하는 원격 제어 수신기.
6. 제5항에 있어서, 상기 디코딩 회로는 상기 메시지에 의해 구성되는 비트의 수를 나타내는 코드(44)를 디코드하며, 수신된 메시지의 비트 수가 상기 코드에 대응하지 않으면 상기 메시지를 무시하는 것을 특징으로 하는 원격 제어 수신기.
7. 제5항 또는 제6항에 있어서, 상기 디코딩 회로는 상기 메시지 내의 적어도 하나의 선정된 다른 비트를 위해 다른 마킹 비트(45)를 디코드하며, 상기 다른 마킹 비트가 수신되지 않으면 상기 메시지를 무시하는 것을 특징으로 하는 원격 제어 수신기.
8. 제1항 내지 제 4항 중 어느 한 항에 청구된 바와 같은 송신기 및 제5항 내지 제7항 중 어느 한 항에 청구된 바와 같은 수신기를 포함하는 원격 제어 시스템.

Images