KR100215182B1 - 전기적 도전성 접촉 스터드 및 sram 셀 - Google Patents

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Abstract

교차 결합된 트랜지스터, 한 쌍의 전송 게이트 트랜지스터, 및 교차-결합된트랜지스터의 부하가 되는 한 쌍의 부하 저항기를 구성된 SRAM 셀. 소프트 에러면역이 요구되는 경우, SRAM 셀은 디바이스를 실리콘 기판으로부터 분리시키는 매립 산화층을 갖는다. 부하 저항기는 접촉 스터드 내로 일체화되어, SRAM 셀의확산 영역을 전원에 접속시킨다. 기판 위에 놓인 절연층 내에 있으며, 확산 영역일부를 포함하는 트랜지스터의 부분들과 접촉하는 개구부는 SRAM 셀의 선택된 확산 영역을 노출시킨다. 하나의 저항기로서의 접촉 스터드는 도전 물질로 된 코어,및 이 도전 코어와 절연체 내의 개구부의 양측과 선택된 접촉 영역 간에 높은 저항의 박막 충으로 구성된다. 도전층 및 저항층은 절연층의 상면과 거의 동일 평면이다.

Description

전기적 도전성 접촉 스터드 및 SRAM 셀
본 발명은 일반적으로 반도체 스태틱 랜덤 액세스 메모리(SRAM) 디바이스에 관한 것으로, 특히 개선된 수직 부하 저항기를 사용한 SRAM에 관한 것이다.
스태틱 랜덤 엑세스 메모리들은 반도체 기술에서 널리 알려져 있다. 일반적인 SRAM 셀을 도 1에 개략적으로 도시하였다. 셀은 상호 결합된 인버터·로 구성되는데, 인버터 각각은 풀다운 트랜지스터(T1 또는 T2)와 부하(p1 또는 p2), 및 한 쌍의 전송 트랜지스터(T3, T4)를 갖는다. T1의 게이트 전극은 T2의 드레인에 접속되며, T2의 게이트 전극은 T1의 드레인에 접속됨으로써 플립플롭 동작을 제공한다. 부하 디바이스(p1, p2)는 공핍형 또는 증가형 트랜지스터 또는 본 발명의 경우 고저항값의 저항기일 수 있다. 부하 디바이스(p1 및 p2)는 이의 일측에 전원(V巾)이 접속되며 다른 측은 구동 트랜지스터(Tl, T2)의 드레인이 각각 접속된다.
저항기 부하(p1, p2) 및 전원(V出)의 목적은 구동 트랜지스터 및 전송 트랜지스터의 드레인들(노드 N1 및 N2)에서의 전하 누설 효과를 없애는 것이다. 전송 트랜지스터(T3, T4)의 게이트들은 워드 라인(8)에 접속되며 이 워드 라인을 선택솎으로써 상기 게이트들은 스위치 온된다. 전송 트랜지스터의 드레인/소스 접촉부는 노드(Nl,N2)과 비트 라인(5,6)사이에 각각 접속된다.
SRAM의 동작은 잘 알려져 있다. 요약하여, 노드(N1 및 N2)의 전하(전압)는 셀 논리 상태를 나타낸다. 예를 들면, 노드(Nl)에 1의 데이타를 기입하기 위해서는 비트 라인(5)은 요구된 전압으로 프리차지되며 워드 라인(8)이 선택된다.
노드(Nl)는 차지 업(charge up)되어 N2를 전하가 없는 상태 또는 로우 상태로 구동한다. 셀을 읽어내기 위해서는 비트 라인(5 및 6)가 프리차지되며 워드 라인(8)이 선택된다. 비트 라인(6)은 트랜지스터(T4 및 T2)를 통해 방전되어 셀 외부에 있는 센스 증폭기에 의해서 과도 상태가 감지된다.
4개의 트랜지스터(4T) SRAM은 이의 부하 디바이스로서 고저항의 저항기를 사용한다. 4T SRAM은 6T SRAM(부하 디바이스는 트랜지스터임)에 비하여 셀크기가 감소되는 가능성이 있어 주목된다. 부하 저항기의 주요 기능은 접합 누설을 보상할 만큼 충분한 전류를 공급하여 노드 내의 전하를 유지하는 것이다. 통상접합 누설 전류는 오염이 없는 조건하에서 제조된 FET의 경우 펨토암페어(femtoampere) 내지 피코암페어(10-15 내지 10-12 A) 범위 내에 있으며, 이는 부하(p1, p2)가 걸린 전원(V巾)으로부터 요구된 최소 전류이다. 허용할 수 있는 최대저항기의 값은 V出가 3 내지 5V라고 할 때 1O12 내지 1O디Q 범위 내에 있다. 이때, 저항기 값은 매우 높은 진성(inthnsic) 저항을 갖는 물질의 이용도 및 저항기 레이아웃으로 확보될 수 있는 셀 면적에 의해서 영향을 받는다. 더욱이, 저항기 물질 및 공정은 실리콘 제조에 적합해야 한다.
진성 다결정실리콘은 고저항의 저항기용으로 적합한 물질로서 수백 기가 Q의 시트 저항을 제공하는 선택된 두께 범위에서 사용될 수 있지·만, 셀 면적의 큰 부분을 차지한다. 독출 동작은 노드(N1 및 N2)에 저장된 전하의 일시적인 부분 변화를 일으키기 때문에, 부하가 걸린 전원으로부터 더 높은 전류에 의해서 노드의 전하는 이의 기입값으로 빠르게 회복될 수 있다. 이 회복은 데이타가 얼마나 빨리 반복적으로 독출될 수 있는가를 결정할 수 있다. 또한, 소프트-에러 수용성(soft-라Tor susceptibility)은 노드의 전하가 이의 최대값 이하일 때 증가된다. 다시, 전원으로부터의 고속 차징은 소프트 에러 발생을 감소키실 수 있으며 이때 노드들은 전압으로 완전히 충전될 것이며, 전하 레벨이 낮았던 경우보다 덜 민감하게 된다. 소프트 에러는 이온화 방사에 의해 실리콘 내에 발생된 전자-정공 전류가 노드의 전하를 와해(upset)시킬 때 야기되며, 셀이 플립⒡ip)하게 된다. 이러한 고찰은 보다 낮은 값의 누설 저항기의 사용을 시사하는 것이다. 이들 문제는 1993년 IEEE n∋DM 37-40페이지에 있는 키누가와 및 가따마에 의한, 진보된 MPU 및 기타 메모리 채용된 로직 디바이스에 대한 셀 기술 방향 명칭의 논문에서 알려져 검토되어 있다. 그러나, 메모리 자체는 주로 4T-SRAM의 작은 크기 및 메모리 자체의 제조 비용이 낮다는 것에 의해서 여전히 주목되고 있다. 많은 개발자들의 목적은 최소 칩 면적을 사용하여 고저항의 저항기를 SRAM 공정에 쉽게 집적화될 수 있도록 높은 값의 저항기를 개발하는 것이었다. 하시모또(미합중국 특허 제4,849,248호)는 SiO2에 실리콘을 이은 주입하고 어닐링하여 SiO2막 내에서 실리콘을 석출(아이랜드)하여, 이에 따라 고저항의 저항기를 형성하는 것을 교시하고 있다.
블랜차드(미합중국 특허 제4,868,537호)는 저항기를 형성하기 위해서 SiO2충에 세슘이온을 주입하는 것을 교시하고 있다. 다나까 등(미합중국. 특허 제5,049,970호)은산화막 내에 실리콘 이은 및 도전성 불순물을 이은 주입하여 저항기를 형성하는 것을 교시하고 있다. 샌듀 등(미합중국 특허 제5,235,312호)는 고저항층을 형성하기 위해서 개개의 그레인(grain) 모두를 산화시키기 위해서 박막 다결정실리콘층을 산화하는 방법을 교시하고 있다. 야모또 등(미합중국 특허·제4,702,937호)은 산재되어 배치된 산화층을 가진 두층의 다결정실리콘에 의해서 SRAM 응용에 적합한 고저항 저항기를 형성하는 것을 기술하고 있다.
해링톤 nI(미합중국 특허 제4,950,620호)는 기판 위에 놓인 유전체의 선택된 영역 내에 비소 이은 주입을 사용하여 콤팩트한 4개의 트랜지스터 SRAM을 만드는 공정을 교시하고 있다. 해링톤의 공정에서, 이은 주입 및 접촉 개구부 형성을 위한 유전성 마스크는 자기 정렬되지 않아 셀 크기를 크게 하고 있다. 야우 등(미합중국 특허 제4,786,612호)는 Si 농후한 실리콘 질화 반(semi)-절연막을 PECVD 피착에 의해서 두개의 도전층 사이에 형성하는 방법을 교시하고 있다. 여러 실시예 중한 실시예에서, 야우는 텅스텐 실리사이드층 상에 반-절연층을 형성한다. 야우의 방법은 수직 저항기를 형성하지만, 이 방법은 상기 수직 저항기가 확산 접촉 영역으로부터 떨어져 배치됨으로써 SRAN4 셀 크기를 증가시키게 되는 문제가 있다. 더구나, PECVD로 피착된 저항성 총은 접촉층보다는 개별 마스크를 사용하여 패턴되므로 공정은 자기 겅렬 방식이 아니다.
맨닝(미합중국 특허 제5,159,430호 및 제4,232,865호)는 Si 디바이스와 접촉하는 비아로서 다결정실리콘이 매립된 비아를 형성하고 도 2에 도시한 바와 같이 다결정실리콘 스터드(stud)의 저항을 증가시키기 위해서 산소 또는 질소를 계속 주입하는 것을 교시하고 있다. 저항값을 안정화시키기 위해서 약 950∵의 높은 온도로 어닐이 수행된다. 일부 접촉부만이 부하 저항기들을 필요로 하기 때문에, 맨닝의 공정은 개별 단계로 저항기 접촉부를 제공하는 단계를 포함하게 되는데, 즉, 모든 접촉부를 제조하는 데에는 2개의 마스크 단계를 취할 것이다. 950∵의 어닐링 온도는 매우 얇게 도프 디바이스인 경우에는 높은 온도로서, 이것은 도펀트를 퍼지게 할 수 있어 접합 폭에 영향을 미칠 수 었다. 그러므로, 낮은 온도의 공정을 사용하여 높은저항의 저항기를형성하는것이 바람직하다. 이들종래의 방법은SiO2층 내에 실리콘을 도입하거나 Si층 내에 산소나 질소를 도입하는 것, 즉 오프-화학양론(off-stoichimetric) 구조를 형성함으로써 높은 저항의 저항기를 형성하는·것을 교시하고 있다. 절연체의 증가된 전도에 대한 상세한 논의는 1980년 5월 응용 물리 저널 51(5),2722-2735페이지에 디. 제이. 디마리아 및 디. 더블류. 동에 의한 Si농후한 SiO2막으로부터 SiO2에 고전류 주입 및 실험적 응용'' 명칭의 논문에서 찾아볼 수 있다.
마쯔하시 등(미합중국 특허 제5,093,706호)에 의한 또 다른 종래의 방법은 확산 영역 상에 적층된 열 산화 및 질화층을 포함하는 개별 저항기 층을 제조하고, 절연층으로 코팅하고 도 3에 도시한 바와 같이 저항기에 접촉하는 개구부를 절연층내에 형성하는 단계를 포함한다. 도 3에서, 고저항 누설층(15a,15b)은 FET 트랜지스터의 확산 영역 상에 직접 형성되며, 다결정실리콘(18)이 덮혀(claded)있다. 절연층(20)은 기판 상에 피착되며, 개구부(22)는 절연층(20) 내에서 에치되어 저항기를 덮고 있는 다결정실리콘에 대한 접촉부를 만든다. 저항층(15)은 수직 저항기로서 작용하지만, 개구부로부터의 접촉 영역은 접촉 전극(24)을 완전히 안착시키기 위해서 보다 작게 설계되어야 한다. 더구나, 접촉 개구부(22)를 에칭하고 저항기 적충(15a,15b)을 에칭하는 데 사용된 마스킹 공정은 최소 사진식각 조작 규칙(크리티컬 마스크)으로 프린트되나, 이는 공정의 복잡성을 증가시킨다. 크리티컬 마스크는 논크리티컬 마스크보다 정렬 및 공정 처리하기가 어렵다. 마쯔하시의 공정은 셀 크기를 증가시키는 오버레이 공차(overlay tolerance)를 갖는 2개의 개별 마스크를 필요로 한다는 또 다른 문제를 갖고 있다.
SRAM은 소프트 에러에 민감하다. 소프트 에러는 이온화 방사가 Si 기판에 부딪힐 때 발생하여 자유 전자 및 정공을 생성한다. 자유 전자 및 정공은·전계하에서 디바이스의 다른 부분들로 이동하여, 메모리 셀의 상태를 변경하거나 셀로부터 데이타를 읽는 것을 교란시킬 수 있다. 부하 저항기 SRAM은 소프트 에러 이온화를 회복시키는 전류 공급이 너무 작은 경우, 즉 셀당 피코암페아 정도일 경우6T-SRAM보다 더 민감할 수 있다. 그러나, 고부하 전류의 사용은 과도한 전력이 소모될 수 있다. 그러므로, 일정하게 저전류를 필요로 하며, 낮은 전원에서도 겸용하며, 공간을 거의 차지하지 않으며, 개선된 소프트 에러 공차를 가지며 낮은 공정의 복잡성이 낮은 개선된 고저항 SRAM을 제공할 필요성이 있다.
본 발명의 목적은 개선된 수율 및 신뢰성을 갖춘 SRAM을 제공하는 것이다.
본 발명의 또 다른 목적은 작은 셀 크기, 낮은 제조 비용으로 큰 기판에 제작될 수 있는 SRAM을 제공하는 것이다.
본 발명의 또 다른 목적은 개선된 소프트 에러 공차를 갖는 SRAM을 제공하는 것이다.
본 발명의 또 다른 목적은 자기 정렬된 수직 저항기 및 저항기 균일성이 보다 큰 SRAM을 제공하는 것이다.
SRAM은 교차 결합된 트랜지스터, 한 쌍의 전송 게이트 트랜지스터 및 상기교차 결합된 트랜지스터의 부하가 되는 한 쌍의 부하 저항기로 구성된다. 선택적사항으로서, SRAM 셀은 디바이스를 실리콘 기판과 분리시키는 매립된 산화층을 갖는다. 부하 저항기는 SRAM 셀의 확산 영역을 전원에 접속하는 접촉 스터드에 일체화된다. 기판을 덮고 있는 절연층 내에 있으며 일부 확산 영역을 포함하는 트랜지스터의 부분에 접촉하는 개구부는 SRAM 셀의 선택된 확산 영역을 노출시킨다.
일체화 저항기로 된 접촉 스터드는 도전 물질 코어, 및 이 도전 코어와 상기 절연체내의 개구부의 양측과 상기 선택된 접촉 영역 사이의 고저항의 박막 층으로 구성된다. 도전충 및 저항층은 절연층의 욋면과 거의 평탄하다.
도 1은 종래의 SRAM 회로.
도 2는 비아 내에 삽입 저항기를 갖는 종래의 SRAM 셀 구조.
도 3은 비아 내에 수직 저항기를 갖는 종래의 SRAM 셀 구조.
도 4A-4E는 본 발명의 실시예의 주요 공정 단계를 도시한 도면.
도 5A-5B는 스퍼터링 및 CVD 피착 공정에 의한 저항층의 전형적인 단면
프로파일을 나타낸 도면.
도 6A-6D는 본 발명의 대안 실시예의 주요 단계를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
5,6:비트 라인 8:워드 라인
15a,15b:고저항 누설층 18:다결정실리콘
20,70:절연층 22:개구부
55:게이트 전극 60a,60b,160a,160b:접촉흘
65a,65b,170a,170b:접촉면 80:산화 영 역
110:기판 120:매립 산화층
130:단결정층 155:절연체
180:수직 저항기 T1, T2:구동 트랜지스터
p1, p2:부하 저항기. T3, T5:전송 트랜지스터
Vdd:전원
본 발명의 목적, 특징 및 이점은 첨부한 도면에 예시된 본 발명에 대한 다음의 보다 특정한 설명으로부터 명백할 것이다.
본 발명은 디바이스의 공유 확산 영역과 접촉하는 개선된 수직 저항기를 형성하여 이를 도 1에 도시한 바와 같이 전원 버스(전원) (Vdd)에 접속하는 것이다.
본 발명은 테이퍼 형상의 비아 접속부 대신에 수직 스터드 접속부를 사용하는 공정에 쉽게 통합된다. 수직 스터드 접속은 보다 엄격한 공정이지만 접촉 또는 수직배선의 공정 바이어스를 감소시키며, 디바이스를 더욱 가깝게 배치시킬 수 있게 함으로서 고밀도의 배선을 달성할 수 있게 한다. 고 수행능력의 FET 디바이스에 있어서, 접촉부는 CVD W 또는 상당히 도핑된 다결정실리콘 및 어떤 경우에 TiN과같은 적합한 확산 장벽과 함께 A1 합금을 사용하여 형성되어 가고 있다. 에치백은 절연체 및 W인 경우 금속을 평탄화하는 데에 있어 선호되는 공정이다. 수직 접속 스터드를 형성하기 위해서 절연체 또는 금속을 평탄화하는 데 사용된 또 다른 최근의 공정은 화학 기계식 연마(polishing)이다.
본 발명의 바람직한 실시예에 따라, 화학 기계식 연마 또는 에치백 기술은 자기 정렬 방식으로 접촉 스터드의 일체로 되는 부하 저항기를 정하는 데 사용된다.
바람직한 공정에서 저항기 소자는 접촉 스터드 개구부를 완전히 덮기 위해서 논-크리티컬 블록-아웃 마스크를 사용하여 형성된다. 이에 이어서 흘 개구부 바깥의 배선 스터드 물질이 제거되는 접촉 배선 스터드 공정이 행해진다. 하나의 저항기로서의 이들 스터드에 있어서, 흘 개구부의 외부의 저항기층은 배선 스터드 물질과 동시에 제거된다. 따라서, 저항기의 최종 크기 및 위치는 절연체 내·의 수직 접촉개구부에 의해서 그리고 에치백 공정에 의해서 겅해진다. 수직 홀의 크기는 제어되어 에치되기 때문에, 본 발명의 공정에 따라 저항기 면적이 정밀하게 제어된다.
두께는 피착 공정에 의해서 양호하게 제어될 수 있기 때문에, 저항기의 기하학적 크기는 본 발명의 공정에 의해서 정밀하게 제어될 수 있다. 더욱이, 저항기는 수직 스터드와 같이 공간을 차지하지 않으며, 그러므로 셀 면적은 전송 및 구동 트랜지스터를 형성하는 데 필요한 면적에 의해서 정해진다. 단지 조악한 수준의 마스크만이 저항기의 초기 정의에서 포함되기 때문에, 공정은 종래의 공정보다 더 간단하다.
더욱이, 이러한 공정을 기판 내의 매립 산화층과 결합함으로써, SRAM 셀은 소프트-에러에 대해 개선된 저항력을 갖는다. 이들 및 기타 발명의 단계는 바람직한 실시예에 대한 다음 설명에 의해서 잘 이해될 수 있다.
도 4A는 종래의 FET 디바이스의 단면을 도시한 것이다. 제1 도전율의 기판(50)에는 게이트 전극(55), 흠 형상 산화 영역(80)(ROX) 및 제2 도전율의 확산 영역(FET 디바이스의 소스 및 드레인)을 형성하였다. 제1 및 제2 도전율은 각각 형 또는 p형 불순물에 의한 전도 또는 그 반대를 말하는 것이다. 도 4B에서, 절연체(70)는 FET 디바이스 영역 및 ROX(80 상에 피착된다. 절연층(70)은 다소 평탄한 것으로 나타나 있다. 절연층(70)의 평탄화는 선택적인 것이다. 복수의 거의 수직한 개구부(60a 및 60b)는 절연체(70)에 종래의 공정(설명 없음)을 사용하여 절연층(70) 내에 에치되어 FET 디바이스의 드레인 및 소스 영역과의 접촉면(65a 및 65b)을 형성한다. 접촉 영역 용어는 본원에서 넓은 의미로 사용되며 이에 접속된 전기적 전도 영역의 노출된 접촉면 또는 디바이스 영역의 확장부를 지칭한다.
절연층이 플라즈마 인핸스드 화학 기상 피착되거나 저은 화학 기상 피착된 이산화 실리콘 또는 질화물일 경우, 수직 개구부는 CF4 또는 SF6 등의 가스를 사용하는 반응성 이은 에칭 공정을 사용하여 에치될 수 있다. 이산화 실리콘에는 보론 또는 인이 도핑될 수 있으며 리플로(renow)되어 절연체의 윤곽을 평탄화시킬 수 있다.
도시된 접촉면(65a 및 65b)는 도핑된 단결정 실리콘이거나 실리사이드화된 Si일 수있다. 실리사이드는 반도체 기술에서는 잘 알려진 것으로 실리사이드를 형성하는데 필요한 공겅 단계들은 여기에 설명하지 않을 것이다. 다른 접촉 개구부들은 있을 수 있지만 편의상 본 예시에서는 나타내지 않았다.
부하 저항기(p1 및 p2)는 선택된 확산 영역 또는 다결정실리콘 전극 상에 형성될 수 있다. 각각의 셀마다의 모든 가능한 접촉부(65a,65b) 중에서,2개의 부하 저항기는 이 예에서 접촉부 중 2개의 접촉부 상에 형성될 것이다. 예시 목적상, 접촉 개구부(60a) 및 접촉면(65a)는 부하 저항기를 수용하도록 선택된 것들이다.
접촉면(65a)는 단순히 도핑된 Si일 수 있으며, 또는 이것은 실리사이드화 된 영역일수 있다. 어떤 응용에서 접촉 영역(65a)은 다결정실리콘 또는 금속 실리사이드 등의 박막 국부 상호접속부의 일부일 수 있다.
도 4C에서, 고저항층(90)은 바람직하게는 화학 기상 피착 또는 물리 피착 공정을 사용하여 접촉 개구부(60a) 상에 형성된다. 고저항층(90)의 두께 및 조성은 개별적인 실험에 의해서 사전에 결정된다. 앞에서 인용된 디마리아 및 동 문헌에 따르면 저항율값은 0.4 내지 0.46(화학양론 0.33) 원자 퍼센트의 범위의 Si를 갖는 오프-화학양론 SiO2 에 대해서 cm당 1O6 내지 1O10 Q의 범위 내에 있다. O.5Um 접촉부에 있어서,1O6Q-cm의 저항률을 갖는 Si 농후한 막을 3Onm로 선택하여 약 1O9Q의저항기를 얻는다. CVD 또는 PECVD 막 내의 실리콘 함량은 이산화 실리콘의 경실란이 높을수록, 결과적으로 나타난 막 내에서는 실리콘 공정 변수는 특정한 툴(tool)로 특징화될 수 있어, 특겅한 실리콘우 N2O 대 SiH4 비를 감소시키거나 질화 실리콘인 경우 NH3 대 SiH4의 비를 감소시켜 제어될 수 있다.
량이 많아진다.
함량 및 특정한 저항율을 얻을 수 있다. 특정 조성물의 스퍼터링 타겟 또한 쉽게얻을 수 있어 박막 막을 스퍼터하는 소스로서 사용될 수 있다. 디마리아 및 동에 따르면 Si 농후한 이산화 실리콘막의 고저항율은 이산화 실리콘 영역에 산포된 실리콘 섬의 형성에 기인한다. 마찬가지로 Ta 농후한 Ta2O5, Ti 농후한 TiO2, A1 농후한 A12O3, Si 농후한 SiN 및 기타 이러한 막들은 매우 높은 저항을 갖는 것으로 알려져 있으며 Si 농후한 이산화 실리콘을 형성하는 데 사용된 바와 유사한 기술을 사용하여 형성될 수 있다. 이들 막은 부하 저항기용의 층으로부터 사용하는 데 양호한 후보가 된다. Ta, A1 등의 경우, 순수(pure) 막이 피착될 수 있고 전기 화학적으로 산화(양극 산화)되어 소망하는 저항율값들을 갖는 막을 얻을 수 있다. 막은 750∵ 이하의 온도의 공정을 사용하여 피착된다. 스퍼터링 및 PECVD 공정은 200-500∵의 범위의 온도에서 행해진다.
다음에 도 4C에서, 저항기 층(90)은 접촉 개구부(65a)를 덮도록 패턴된다.
도 4C에 도시한 바와 같이, 층(90)은 접촉흘을 완전히 덮는데, 이것은 논-크리티컬 블록아웃 마스크에 의해서 정의되는 것으로 SRAM 셀 당 단지 2개의 접촉부만이 충(90)을 수용한다. 만약 블랭킷(blanket) 저항층이 형성된다면, 접촉 영역(65a)보다 큰 크기의 블록아웃 마스크를 사용하여 저항기 물질을 패턴하도록 한다. Si 농후한 산화막은 약간만이 화학양론이 아니기 때문에, 적합한 희석 또는 버퍼된 플루오르화 수소(HF) 용액을 사용하여 에치될 수 있다.
한 가능하다. 콜리메이터를 갖는 스퍼터링, 증착(evaporation), 레이저플루오르 사용의 건식 에칭 또 제거(ablation) 등과 같은 방향성 물리 피착 공정이 사용되는 경우, 리프트-오프나 녹는 레지스터 스텐실 또는 제거할 수 있는 하드 마스크를 사용하여 선택적으로 저항기 물질을 부가할 수 있다. 도 4D에서, 모든 접촉부(65a,65b)는 접촉 스터드 금속(100)으로 매립된다. 이 예에서, 물질(100)은 CVD Wㅇ1다. CVD W 피착용으로사용된 TiN 또는 TiW 등의 금속 라이너(liner) 및 이들의 피착 방법(CVD 또는 스퍼터링)은 여기서 설명하지 않겠으나, 층(100)은 라이너 및 CVD W의 복합 구조를 지칭하는 것이다. 알루미늄, Al-Cu, A1-Ti 및 기타 A1 합금 및 주 층으로서 알루미늄 또는 구리, 구리, 소량의 불순물로 합금된 구리, Cu-Al, Cu-Sn, 몰리브덴 또는 기타 금속화로 구성된 층을 이룬 구조는 접촉 스터드용의 도전 물질로서 사용될 수 있다. 도 4E는 층(100) 및 접촉 개구부 바깥쪽의 층(90)으로부터 초과된 저항기 물질을, 코트 등에게 허여되고 본 출원의 양수인에게 양도된 미합중국 특허 제 4,956,313호에 교시된 바와 같은 화학 기계식 연마로 제거한 후에 결과적으로 나타난 구조물을 도시한 것이다. 접촉흘 바깥쪽에 초과분의 W은 연마에 의해서 제거된다.
W 연마 공정은 또한 SiO2도 제거하기 때문에, 소정의 여분의 연마 시간을 선택솎으로써, 초과분의 저항기층(90)이 제거될 수 있어 접촉 개구부를 같은 높이''로 할 수 있다.
대안으로, 선택된 스터드 물질이 플라즈마 또는 이은 밀링(milling) 등의 기타 기술을 사용하여 쉽게 에치될 때, 이들 에치백 공정 중 하나는 평탄한 스터드 구조를 달성하는 데 사용될 수 있다. 예를 들면, W의 경우에, 플라즈마를 포함하는 플루오르는 평탄화 유기층과 함께 또는 이 충 없이 에치백용으로 사용될 수 있다.
도 4E에서, 접촉 스터드(105a)는 내부 직렬 저항기를 갖지만 접촉 스터드(105b)는 저항기가 없다. 이 때 통상의 공정 처리를 계속 진행하여 셀의 배선 및 회로의 나머지를 완성한다. 제거 공정은 주위의 절연층(80)과 접촉하는 스터드(105a 및 105b)의 동일 평면성을 조장하기 때문에, 이들의 상면들은 거의 평탄하다. 저항기 접촉 영역은 접촉홀 영역에 의해서 그리고 흘 내의 저항기 층 피복의 기하학에 의해서 자기 정렬된 방식으로 정해진다. 이것은 도 5A 및 도 5B에 도시되었다.
접촉흘 개구부가 폭이 a 인 정사각형이고, 저항기 물질의 액면 두께가 ''t이면, 공정에 의존하여, 접촉흘의 바닥 단부 근처에서의 저항기의 두께는 ''s가 될 것이며, 여기서 s九는 피착의 균일성을 특징짓는 것이다. 균일성 값은 보통 0 내지 1로 인용되며, 여기서 1이라는 값은 완전 또는 100% 단차 피복성에 상응하는 것이다. 제 5 도의 예에서, a는 통상 0.5마이크론이며, t는 50nm로 선택되어 s九는 0.5가 된다. 저저항 접촉 물질과 접촉하는 수직 트랜지스터의 단면 영역은 이 예의 경우 접촉 개구부의 약 90%ㅇ1다. 수직 저항기 값의 공차는 접촉 개구부를 프린팅 및 에칭할 때의 공정 공차, 피착 공정의 두께 공차 및 저항기 피착 공정(예를 들면 화학양론)으로부터의 저항율 편차에 의해서 주로 결정된다. 이들 편차들 각각이 10%(3 시그마) 이하로 제어되면, 개개의 편차의 실효값(RAS)을 사용하여 저항기 편차는 약 17%ㅇl며, 이는 SRAM 응용에 충분한 것이다.
SRAM 셀의 소프트 에러에 대한 저항력은 트랜지스터를 기판으로부터 전기적으로 분리하기 위해서 도 6A에 도시한 바와 같이 매립된 산화층(120) 상에 디바이스들을 설치함으로써 현저하게 개선될 수 있다. 이것은 디바이스로 이동하는 기판 내에 생성된 자유 전자 및 정공의 문제를 제거한다. 도 6A에서, 출발 기판(110)은 산화층(120) 및 제1 도전율의 박막 단결정층(130)(에피택시층)을 갖는다.
이들 기판은 실리콘-온-절연체(SOI) 웨이퍼로 통상 알려져 있고 산소 주입 및 어닐또는 웨이퍼 본딩 및 박막화 등의 공지된 기술을 사용하여 제작된다. SOI 제조기술은 여기서 설명하지 않겠다. 도 6B에서, 게이트 스택(140)은 공지의 공정을 사용하여 에피택시층(130) 위에 정해지며 게이트 영역과 맞닿은 제2 도전율(150)의 영역은 실리콘에 선택된 불순물을 도핑함으로써 형성된다. 산화층(120)에 의해서 기판(110)으로부터 분리된 이들 디바이스는 보다 큰 소프트 에러 면역성을 갖는다.
도 6C에서, 블랭킷 절연체(155)는 기판(110)의 표면 상에 피착되며 복수의 접촉흘(160a,160b)은 절연체(155) 내로 에치되어 접촉면(170a 및 170b)를 각각 제공한다.
제4A-4E도에서 앞서 개설한 공정 단계에 이어서, 도 6D에 도시한 디바이스 구조가 형성되며, 여기서 수직 저항기(180)는 접촉 스터드(190a) 내로 일체화된다. 후속 공정 중, 접촉 스터드는 상호 접속되며 전원 버스, 비트 라인 및 워드 라인에 접속되어 SRAM 셀을 완성한다.
본 발명에 대해서 하나의 바람직한 실시예에 대해 설명하였으나, 여러 가지 대한 및 수정이 이 본 발명으로부터 벗어남이 없이 이 분야에 숙련된 자들에 의해서 행해질 수 있다. 따라서, 본 발명은 첨부된 청구 범위의 범위 내에 드는 모든 그러한 대안들을 포함하는 것이다.

Claims (1)

  1. (정정) 전기적 도전 접촉 스터드(stud)에 있어서,
    a) 적어도 하나의 접촉 영역을 갖는 기판4
    b) 상기 기판 상에 놓인 절연층4
    c) 상기 접촉 영역을 노출시키며 절연 측벽을 갖는, 상기 절연층 내의 흘 개구부
    를 포함하며,
    상기 접촉 스터드는 상기 흘 개구부 안쪽에 형성되며4·
    상기 접촉 스터드는 도전 물질로 된 안쪽부분 및 저항 물질로 된 주변부분
    및 바닥부분을 가지며4
    상기 저항 물질로 된 바닥부분은 상기 접촉 영역과 상기 도전성 안쪽부분간
    에 삽입되고 상기 접촉 영역과 전기적으로 접촉되며ㅗ
    상기 저항성 물질로 된 주변부분은 상기 도전성 안쪽부분과 상기 흘 개구부
    의 절연 측벽간에 삽입且늡 전기적 도전성 접촉 스터드.
    청구항 2.
    (정정) 제1항에 있어서, 상기 절연층의 상면 및 상기 접촉 스터드의 상면은
    동일 평면인 전기적 도전성 접촉 스터드.
    청구항 3.
    (정정) 제1항에 있어서, 상기 저항층은 Si 농후한 이산화 실리콘, Si 농후한
    질화 실리콘, Ta 농후한 산화 탄탈 및 Ti 농후한 산화 티탄으로 구성된 그룹으로부
    터 선택되는 전기적 도전성 접촉 스터드.
    청구항 4.
    (정정) 제1항에 있어서, 상기 도전성 물질은 텅스텐, 몰리브덴, 알루미늄,
    Al-Cu, A1-Ti, 구리, Cu-Sn, Cu-A1, 알루미늄을 갖는 층을 이룬 구조 및 구리를 갖
    는 충을 이룬 구조로 구성된 그룹으로부터 선택되는 전기적 도전성 접촉 스터드.
    청구항 5.
    (정정) SRAM 셀에 있어서,
    a) 교차 결합된 트랜지스터J
    b) 한 쌍의 전송 게이트 트랜지스터4 및
    c) 상기 교차-결합된 트랜지스터의 부하가 되며, 각각이 접촉 스터튼와 일체
    로 되는 것으로서, 상기 SRAM 셀의 확산 영역을 전원에 접속시키는 한 쌍의 부하
    저항기
    를 포함하며,
    상기 접촉 스터드는
    상기 기판 상에 놓인 절연층;
    상기 확산 영역을 노출시키며 절연 측벽을 갖는, 상기 절연층 내의 흘 개구
    부
    를 포함하며,
    상기 접촉 스터드는 상기 흘 개구부 내에 형성되며;
    상기 접촉 스터드는 도전 물질로 된 안쪽부분 및 저항 물질로 된 주변부분
    및 바닥부분을 가지며;
    상기 저항 물질로 된 바닥부분은 상기 접촉 영역과 상기 도전성 안쪽부분간
    에 삽입되고 상기 접촉 영역과 전기적으로 접촉되며;
    상기 저항 물질로 된 주변부분은 상기 도전성 안쪽부분과 상기 흘 개구부의
    절연 측벽간에 삽입圭ㄴ巨 SRAM 셀.
    청구항 6.
    (정정) 제5항에 있어서, 상기 절연층의 상면 및 상기 접촉 스터드의 상면은
    동일 평면인 SRAId 셀.
    청구항 7.
    (정정) 제5항에 있어서, 상기 저항충은 Si 농후한 이산화 실리콘, Si 농후한
    질화 실리콘, Ta 농후한 산화 탄탈 및 Ti 농후한 산화 티탄으로 구성된 그룹으로부
    터 선택되는 SRAN4 셀.
    청구항 8.
    (정정) 제5항에 있어서, 상기 도전성 물질은 텅스텐, 몰리브덴, 알루미늄,
    Al-Cu, Al-Ti, 구리, Cu-Sn, Cu-Al, 알루미늄을 갖는 층을 이룬 구조 및 구리를 갖
    는 층을 이룬 구조로 구성된 그룹으로부터 선택되는 SRAM 셀.
    청구항 9.
    (정정) SRAM 셀에 있어서,
    교차 결합된 트랜지스터;
    한 쌍의 전송 게이트 트랜지스터;및
    상기 기판으로부터 상기 트랜지스터를 분리시키는 매립 산화층;및
    상기 교차-결합된 트랜지스터의 부하가 되며, 각각이 접촉 스터드 전체인 것
    으로서, 상기 셀의 확산 영역을 전원에 접속하는 한 쌍의 부하 저항기
    를 포함하며,
    상기 접촉 스터드는
    상기 기판 상에 놓인 절연층;
    상기 확산 영역을 노출시키며 절연 측벽을 갖는, 상기 절연층 내의 흘 개구
    부
    를 포함하며,
    상기 접촉 스터드는 상기 흘 개구부 내에 형성되며;
    상기 접촉 스터드는 도전 물질로 된 안쪽부분 및 저항 물질로 된 주변부분
    및 바닥부분을 가지며;
    상기 저항 물질로 된 바닥부분은 상기 접촉 영역과 상기 도전성 안쪽부분간
    에 삽입되고 상기 접촉 영역과 전기적으로 접촉되며;
    상기 저항 물질로 된 주변부분은 상기 도전성 안쪽부분과 상기 흘 개구부의
    절연 측벽간에 삽입프]三 SRAN4 셀.
    청구항 10.
    (정정) 제9항에 있어서, 상기 절연층의 상면 및 상기 접촉 스터드의 상면은
    동일 평면인 SRAM 셀.
    청구항 11.
    (정정) 제9항에 있어서, 상기 저항층은 Si 농후한 이산화 실리콘, Si 농후한
    질화 실리콘, Ta 농후한 산화 탄탈 및 Ti 농후한 산화 티탄으로 구성된 그룹으로부
    터 선택되는 SRANI 셀.
    청구항 12.
    (정정) 제9항에 있어서, 상기 도전성 물질은 텅스텐, 몰리브덴, 알루미늄,
    Al-Cu, Al-Ti, 구리, Cu-Sn, Cu-Al, 알루미늄을 갖는 층을 이룬 구조 및 구리를 갖
    는 층을 이룬 구조로 구성된 그룹으로부터 선택되는 SRAM 셀.
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