KR100211471B1 - 반파 정류 전류를 전파 정류 전류와 결합하기 위한 기능을 갖는 하나의 차동쌍 회로만을 갖고 있는 전파 정류 회로 - Google Patents

반파 정류 전류를 전파 정류 전류와 결합하기 위한 기능을 갖는 하나의 차동쌍 회로만을 갖고 있는 전파 정류 회로 Download PDF

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가네꼬 히사시
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Abstract

제1 및 제2 증폭된 출력 전압(V0l, V2)를 발생하기 위해 입력 교류 신호(VIN)을 차동적으로 증폭하는 차동 증폭기(20) 및 기준 전압(VREF)를 발생하기 위해 기준 전압 회로(30)을 포함하는 전파 정류 회로에 있어서, 차동쌍 회로(40)은 제1 및 제2 반파 정류 전류(IC3, IC4)를 얻기 위해 기준 전압에 기초하여 제1 및 제2 증폭 출력 전압으로 반파 정류를 행한다. 차동쌍 회로(40)은 제1 및 제2 반파 정류 전류를 전파 정류 전류(IRO)와 결합하기 위한 결합부(44)를 포함하고 있다. 전파 정류 회로는 전파 정류 근류를 전파 정류 전압(VRO)로 변환하기 위한 전류/전압 변환부(50)을 더 포함한다.

Description

반파 정류 전류를 전파 정류 전류와 결합하기 위한 기능을 갖는 하나의 차동쌍 회로만을 갖고 있는 전파 정류 회로
제1도는 종래의 전파 정류 회로의 회로도.
제2도는 본 발명의 양호한 실시예에 따른 전파 정류 회로의 회로도.
제3도는 제2도에 도시된 전파 정류 회로에 이용하기 위한 차동쌍 회로에서의 콜렉터 전류 특성도.
제4도는 제2도에 도시된 전파 정류 회로에서의 전파 정류 전류 대 입력 교류신호의 입력/출력 특성도.
제5도는 제2도에 도시된 전파 정류 회로와 결합하여 사용하기 위해 신호원과 함께 있는 바이어스 회로의 회로도.
제6도는 제2도에 도시된 전파 정류 회로의 동작 설명시에 이용되는 타임 차트.
* 도면의 주요부분에 대한 부호의 설명
11, 12 : 전원 단자 13 : 전파 전압 출력 단자
20 : 차동 증폭기 21,22 : 증폭기 입력 단자
23,24 : 증폭기 출력 단자 40 : 차동쌍 회로
25,26 : 노드 30 : 기준 전압 회로
41,42 : 차동 입력 단자 43 : 기준 입력 단자
44 : 결합부 45 : 전파 출력 단자
46,47 : 노드 50 : 전류/전압 변환부
51 : 전파 전류 입력 단자 60 : 전류 미러 회로
61 : 미러 입력 단자 62 : 미러 출력 단자
본 발명은 전파 정류 회로에 관한 것으로, 특히 반도체 집적 회로에 사용하기 위한 전파 정류 회로에 관한 것이다.
본 분야에서 공지된 바와 같이, 이러한 전파 정류 회로는 정현파 신호와 같은 입력 교류 신호를 전화 정류 신호로 전화 정류한다.
후술되는 방식에 있어서는 종래의 전파 정류 회로는 각각 제1 및 제2 전원 전위가 공급되는 제1 및 제2 전원 단자들을 갖고 있다. 제1 전원 전위는 제2 전원 전위보다 높다. 제2 전원 전위가 제로(0) 전압인 동안 제1 전원 전위는 양(+)의 전원 전압일 수 있다. 전파 정류 회로는 차동 증폭기, 기준 전압 회로 및 제1 및 제2차동쌍 회로를 포함하고 있다. 차동 증폭기는 제1 및 제2 증폭기 입력 단자 사이에 입력 교류 신호가 공급되는 제1 및 제2 증폭기 입력 단자를 갖고 있다. 차동 증폭기는 입력 교류 신호를 차동적으로 증폭한다. 차동 증폭기는 각각 제1 및 제2 증폭 출력 전압을 발생하기 위해 제1 및 제2 증폭기 출력 단자를 갖는다. 기준 전압 회로는 제1 및 제2 전원 전위 사이에서 기준 전압을 발생한다.
제1 차동쌍 회로는 기준 전압이 공급되는 제1 기준 입력 단자와 제1 증폭기 출력 단자에 접속되는 제1 차동 입력 단자를 갖는다. 제1 차동쌍 회로는 제1 반파 정류 전류를 얻기 위해 기준 전압에 기초하여 제1 증폭 출력 전압으로 반파 정류를 행한다. 제1 차동쌍 회로는 제1 반파 정류 전류를 발생하기 위해 제1 반파 전류 출력 단자를 갖는다.
이와 마찬가지로, 제2 차동쌍 회로는 기준 전압이 공급되는 제2 기준 입력단자와 제2 증폭기 출력 단자에 접속되는 제2 차동 입력 단자를 갖고 있다. 제2 차동쌍 회로는 제2 반파 정류 전류를 얻기 위해 기준 전압에 기초하여 제2 증폭 출력 전압으로 반파 정류를 행한다. 제2 차동쌍 회로는 제2 반파 정류 전류를 발생하기 위해 제2 반파 전류 출력 단자를 갖는다.
종래의 전파 정류 회로는 또한 각각 제1 및 제2 반파 전류 출력 단자에 접속되는 제1 및 제2 반파 전류 입력 단자들을 갖는 전류/전압 변화부를 포함하고 있다.
전류/전압 변환부는 제1 및 제2 반파 정류 전류를 전파 정류 전류와 결합하고, 전파 정류 전류를 전파 정류 전압으로 변환한다. 전류/전압 변환 회로는 전파 정류 전압을 발생하기 위해 전파 전압 출력 단자를 갖고 있다.
특히, 종래의 전류/전압 변환부는 전류 미러 회로 및 출력 저항기를 포함하고 있다. 전류 미러 회로는 제1 전원 단자에 접속되고, 제1 및 제2 반파 전류 입력 단자로서 각각 제1 및 제2 미러 입력 단자들을 갖고 있다. 전류 미러 회로의 제1 및 제2 미러 입력 단자는 제1 및 제2 미러 입력 전류로서 제1 및 제2 반파 정류 전류가 공급된다. 전류 미러 회로는 제1 및 제2 미러 입력 전류를 미러 출력 전류와 결합한다. 전류 미러 회로는 전파 전압 출력 단자에 접속되고 전파 정류 전류로서 미러 출력 전류를 발생하는 미러 출력 단자를 갖고 있다. 즉, 전류 미러 회로는 제1 및 제2 반파 정류 전류를 전파 정류 전류로 결합하는 결합 장치로서 작용한다. 출력 저항기는 전파 전압 출력 단자에 접속되는 한 단부 및 제2 전원 단자에 접속되는 다른 단부를 갖고 있다. 출력 저항기는 미러 출력 전류를 전파 정류 전압으로 변환하여 전파 전압 출력 단자로부터 전파 정류 전압을 출력한다.
상술한 바와 같이, 종래의 전파 정류 회로는 제1 및 제2 차동쌍 회로들을 포함한다. 또한, 종래의 전파 정류 회로는 제1 및 제2 반파 정류 전류를 전파 정류 전류에 결합하기 위한 결합 장치로서 작용하는 전류 미러 회로를 포함한다. 결과적으로, 종래의 전파 정류 회로는 구조가 복잡하고 소형 집적 회로(IC)에 의해 실현되기가 어렵다는 단점이 있다.
다른 전파 정류 회로는 이미 공지되어 있다 예를 들어, 전파 정류 회로는 전파 검파 회로라는 발명의 명칭이 붙은 일본국 특허 공보 (소)63-58,484, 즉 58,484/1988호에 기술되어 있다. 공보 (소)63-58,484호에 따른 전파 정류 회로는 차동 증폭기 회로, 제1 내지 제4 전류 미러 회로, 기준 전압원, 제1 및 제2 트랜지스터들을 포함하고 있다. 차동 증폭기 회로는 입력 교류 신호가 공급되는 입력 단자를 갖고 있다. 차동 증폭기 회로는 입력 교류 신호를 차동적으로 증폭한다. 차동 증폭기 회로는 서로 위상이 반전되는 제1 및 제2 증폭 출력 전류를 각각 발생하기 위해 제1 및 제2 증폭기 출력 단자를 갖고 있다.
제1 전류 미러 회로는 제1 증폭기 출력 단자와, 양의 전원 전압이 공급되는 양(+) 전원 단자 사이에 배치된다. 제1 전류 미러 회로는 제1 증폭기 출력 단자에 접속된 제1 미러 입력 단자를 갖고 있다. 제1 전류 미러 회로는 제1 증폭 출력 전류의 것과 동일한 전류 값을 갖는 제1 미러 출력 전류를 발생하기 위한 제1 미러 출력 단자를 갖고 있다. 이와 마찬가지로, 제2 전류 미러 회로는 제2 증폭기 출력 단자와 양 전원 단자 사이에 배치되어 있다. 제2 전류 미러 회로는 제2 증폭기 출력 단자에 접속되는 제2 미러 입력 단자를 갖고 있다. 제2 전류 미러 회로는 제2 증폭 출력 전류의 것과 동일한 전류값을 갖는 제2 미러 출력 전류를 발생하기 위해 제2 미러 출력 단자를 갖고 있다.
제3 전류 미러 회로는 제로 전압이 공급되는 접지 단자에 접속되고 제1 미러 출력 단자들 중 한 단자에 접속되는 제3 미러 입력 단자를 갖고 있다. 제4 전류 미러 회로는 제2 미러 출력 단자들 중 한 단자에 접속되는 제4 미러 입력 단자를 갖고 있다. 제4 전류 미러 회로가 제1 미러 출력 단자들 중 다른 단자에 접속되는 제4 미러 출력 단자를 갖고 있는 동안 제3 전류 미러 회로는 제2 미러 출력 단자들중 다른 단자에 접속되는 제3 미러 출력 단자를 갖고 있다. 제3 및 제4 미러 출력단자들은 서로 위상이 반전되는 제1 및 제2 단일 단 출력 전류를 발생한다.
기준 전압원은 제3 및 제4 미러 출력 단자에서 선정된 바이어스 전류를 발생하여 상기 선정된 바이어스 전류에서 제1 및 제2 단일 단 출력 전류를 중첩한다. 제1 및 제2 트랜지스터들은 제3 및 제4 미러 출력 단자들에 각각 접속되는 제1 및 제2 베이스 전극들을 갖고 있다. 제1 및 제2 트랜지스터들은 양 전원 단자에 공통으로 접속되는 제1 및 제2 콜렉터 전극들을 갖고 있다. 제1 및 제2 트랜지스터는 서로 접속되는 제1 및 제2 에미터 전극들을 갖고 있다. 제1 및 제2 트랜지스터의 결합부는 제1 및 제2 단일 단부 출력 전류를 전파 정류 신호와 결합하기 위한 결합장치로서 작용한다. 제1 및 제2 에미터 전극들은 출력 단자에 접속되는 다른 단부를 갖고 있는 출력 저항기의 한 단부에 접속된다. 출력 단자는 접지 단자에 접속되는 다른 단부를 갖고 있는 평활 캐패시터(smoothing capacitor)의 한 단부에 접속된다. 전파 정류 신호는 출력 단자에 의해 발생된다.
공보 (소) 63-58,484호에 따른 전파 정류 회로가 제1 내지 제4 전류 미러 회로를 포함하고 있으므로 상술한 종래의 전파 정류 회로에서와 유사한 방식으로 구조가 복잡하고 소형 IC에 의해 실행되기가 곤란하다.
다른 전파 정류 회로는 전파 정류 회로라는 발명의 명칭이 붙은 일본국 특허 공개(평) 3-2,676 즉, 2,676/1991호에 기술되어 있다. 공개 (평) 3-2,676호에 따른 전파 정류 회로는 제1 및 제2 차동쌍 회로들(차동 결합 회로들), D.C. 전원, 및 제1 및 제2 출력 트랜지스터로 이루어진 에미터 결합 회로를 포함한다. 제1 및 제2 차동쌍 회로는 상기 종래의 전파 정류 회로의 것과 유사한 구조를 갖는다. D.C. 전압원은 기준 전압을 발생하기 위한 기준 전압 회로로서 작용한다. 후술되는 방식에서 명백한 바와 같이, 각각의 제1 및 제2 차동쌍 회로는 서로 접속되는 에미터 전극을 갖는 한 쌍의 트랜지스터를 갖고 있다.
제2 출력 트랜지스터가 제2 차동쌍 회로의 에미터 전극에 접속된 제2 베이스 전극을 갖고 있는 동안 제1 출력 트랜지스터는 제1 차동쌍 회로의 에미터 전극에 접속된 제1 베이스 전극을 갖고 있다. 제1 및 제2 출력 트랜지스터들은 양 전원 전압이 공급되는 양 전원 단자에 접속되는 제1 및 제2 콜렉터 전극을 갖고 있다. 제1 및 제2 출력 트랜지스터들은 출력 단자에 공통으로 접속되는 제1 및 제2 에미터 전극을 갖고 있다. 출력 단자는 정전류원을 통해 접지 단자에 접속되어 있다.
그러나, 일본국 특허 공개 (평) 3-2,676호에 따른 전파 정류 회로는 구조가 복잡하고 소형 IC에 의해 구현되기 어렵다. 이것은 일본국 특허 공개 (평) 3-2,676호에 따른 전파 정류 회로가 상술한 종래의 전파 정류 회로에서와 유사한 방식으로 제1 및 제2 차동쌍 회로를 포함하고 있기 때문이다.
따라서, 본 발명의 목적은 구조가 간단한 전파 정류 회로를 제공하는 것이다.
본 발명의 다른 목적은 소형 집적 회로(IC)에 의해 용이하게 구현되는 기술된 형태의 전파 정류 회로를 제공하는 것이다.
본 발명의 다른 목적은 상세한 설명의 진행에 따라 명백해질 것이다.
본 발명의 특징의 요지를 설명하면, 전파 정류 회로는 제1 및 제2 전원 전위가 각각 공급되는 제1 및 제2 전원 단자들을 갖고 있다는 것을 알 수 있다. 제1 전원 전위는 제2 전원 전위보다 높다.
본 발명에 따르면, 상기 전파 정류 회로는 제1 및 제2 증폭기 입력 단자 사이에 입력 교류 신호가 공급되는 상기 제1 및 제2 증폭기 입력 단자를 갖고 있는 차동 증폭기를 포함하고 있다. 차동 증폭기는 입력 교류 신호를 차동적으로 증폭한다. 차동 증폭기는 위상이 서로 반전되는 제1 및 제2 증폭된 출력 전압을 각각 발생하기 위한 제1 및 제2 증폭기 출력 단자들을 갖고 있다. 기준 전압 회로는 제1 및 제2 전원 전위 사이에서 기준 전압을 발생한다. 차동쌍 회로는 제1 및 제2 증폭기 출력 단자에 각각 접속되는 제1 및 제2 차동 입력 단자를 갖고 있고, 기준 전압이 공급되는 기준 입력 단자를 갖고 있다. 차동쌍 회로는 제1 및 제2 반파 정류 전류를 얻기 위해 기준 전압에 기초하여 제1 및 제2 증폭된 출력 전압으로 반파 정류를 행한다. 차동쌍 회로는 제1 및 제2 반파 정류 전류를 전파 정류 전류와 결합하는 결합부를 포함하고 있다. 차동쌍 회로는 전파 정류 전류를 발생하기 위해 상기 결합부에 접속된 전파 전류 출력 단자를 갖고 있다.
양호하게도, 상기 전파 정류 회로는 차동쌍 회로의 전파 전류 출력 단자에 접속되는 전파 전류 입력 단자를 갖고 있는 전류/전압 변환부를 더 포함할 수 있다. 전류/전압 변환부는 전파 정류 전류를 전파 정류 전압으로 변환한다. 전류/전압 변환부는 전파 정류 전압을 발생하기 위한 전파 전압 출력 단자를 갖고 있다.
제1도를 참조하여, 본 발명을 용이하게 이해하기 위해 종래의 전파 정류 회로를 설명할 것이다. 전파 정류 회로는 정현파 신호와 같은 입력 교류 신호 VIN을 전파 정류 신호로 전파 정류한다.
종래의 전파 정류 회로는 제1 및 제2 전원 전위가 각각 공급되는 제1 및 제2 전원 단자(11 및 12)를 갖고 있다. 제1 전원 전위는 제2 전원 전위보다 높다. 도시된 예에서, 제2 전원 단자(12)가 제2 전원 전위로서 제로 전압이 공급되는 접지 또는 그라운드 단자인 동안 제1 전원 단자(11)은 제1 전원 전위로서 양 전원 전압 Vcc가 공급되는 양 전원 단자이다. 전파 정류 회로는 또한 전파 전압 출력 단자(13)을 갖는다.
도시된 전파 정류 회로는 차동 증폭기(20), 기준 전압 회로(30), 제1 및 제2 차동쌍 회로(40-1 및 40-2), 및 전류/전압 변환부(50')를 포함하고 있다. 차동쌍 회로는 차동 결합 회로라 불릴 수 있다. 차동 증폭기(20)은 사이에 입력 교류 신호(VIN)이 공급되는 제1 및 제2 증폭기 입력 단자들(21 및 22)을 갖고 있다. 차동 증폭기(20)은 입력 교류 신호(VIN)을 차동적으로 증폭한다. 차동 증폭기(20)은 제1 및 제2 증폭된 출력 전압(V0l및 V2)를 각각 발생시키기 위해 제1 및 제2 증폭기 출력단자들(23 및 24)를 갖고 있다.
제1 및 제2 증폭된 출력 전압(V0l및 V2)는 그 사이에 차동 출력 전압(VOUT)을 갖고 있다. 즉, 차동 출력 전압 VOUT은
로 표시된다.
특히, 차동 증폭기(20)은 차동적으로 동작할 수 있는 제1 및 제2 트랜지스터들(Q1 및 Q2), 제1 및 제2 저항기들(Rl 및 R2) 및 제1 정전류원(IO1)을 포함한다.
제1 및 제2 트랜지스터들(Q1 및 Q2)는 제1 및 제2 증폭기 입력 단자(21 및 22)에 접속된다. 제1 및 제2 트랜지스터들(Q1 및 Q2)는 제1 및 제2 증폭기 출력 단자들(23 및 24)에 각각 접속된 제1 및 제2 노드들(25 및 26)을 갖고 있다. 제1 저항기(Rl)은 제1 전원 단자(11)에 접속된 한 단부와 제1 노드(25)에 접속된 다른 단부를 갖고 있다. 제2 저항기(R2)는 제1 전원 단자(11)에 접속된 한 단부 및 제2 노드(26)에 접속된 다른 단부를 갖고 있다. 제1 정전류원(IO1)은 제1 및 제2 트랜지스터들(Q1 및 Q2)와 제2 전원 단자(12) 사이에 배치되어 있다. 전파 정류 회로에서, 각각의 트랜지스터는 베이스, 콜렉터 및 에미터 전극을 갖고 있는 바이폴라 트랜지스터이다.
제1 트랜지스터(Q1)은 제1 증폭기 입력 단자(21)에 접속된 제1 베이스 전극, 제1 노드(25)로서의 제1 콜렉터 전극 및 제1 정전류원(lO1)에 접속된 제1 에미터 전극을 갖고 있는 제1 npn형 바이폴라 트랜지스터이다. 제2 트랜지스터(Q2)는 제2 증폭기 입력 단자(22)에 접속된 제2 베이스 전극, 제2 노드(26)으로서의 제2 콜렉터 전극 및 제1 정전류원(IO1)에 접속된 제2 에미터 전극을 갖고 있는 제2 npn형 바이폴라 트랜지스터이다.
기준 전압 회로(30)은 제1 및 제2 전원 전위 사이의 기준 전압(VREF)를 발생한다.
제1 차동쌍 회로(40-1)은 제1 증폭기 출력 단자(23)에 접속된 제1 차동 입력 단자(41) 및 기준 전압(YREF)가 공급되는 제1 기준 입력 단자(43-1)을 갖고 있다.
제1 차동쌍 회로(40-1)은 제1 반파 정류 전류(IC3)을 얻기 위해 기준 전압(VREF)에 기초하여 제1 증폭 출력 전압(V0l)로 반파 정류를 행한다. 제1 차동쌍 회로(40-1)은 제1 반파 정류 전류(IC3)을 발생하기 위해 제1 반파 전류 출력 단자(44-1)을 갖고 있다.
이와 마찬가지로, 제2 차동쌍 회로(40-2)는 제2 증폭기 출력 단자(24)에 접속된 제2 차동 입력 단자(42) 및 기준 전압(VREF)가 공급되는 제2 기준 입력 단자(43-2)를 갖고 있다. 제2 차동쌍 회로(40-2)는 제2 반파 정류 전류(IC4)를 얻기 위해 기준 전압(VREF)에 기초하여 제2 증폭 출력 전압(V2)로 반파 정류를 행한다. 제2 차동쌍 회로(40-2)는 제2 반파 정류 신호(IC4)를 발생하기 위해 제2 반파 전류 출력단자(44-2)를 갖고 있다.
특히, 제1 차동쌍 회로(40-1)은 한쌍의 트랜지스터(Q3 및 Q51) 및 제2 정전 류원(I02)를 포함하고 있다. 트랜지스터(Q3)은 제1 차동 입력 단자(41) 및 제1 반파 전류 출력 단자(44-1)에 접속되어 있다. 트랜지스터(Q51)은 제1 기준 입력 단자(43-1) 및 제1 전원 단자(11)에 접속된다 제2 정전류원(I02)는 트랜지스터(Q3 및 Q51)과 제2 전원 단자(12) 사이에 배치된다. 트랜지스터(Q3)은 제1 차동 입력 단자(41)에 접속되는 베이스 전극, 제1 반파 전류 출력 단자(45-1)에 접속되는 콜렉터 전극, 및 제2 정전류원(I02)에 접속되는 에미터 전극을 갖고 있는 npn형 바이폴라 트랜지스터이다. 트랜지스터(Q51)은 제1 기준 입력 단자(43-1)에 접속되는 베이스 전극, 제1 전원 단자(11)에 접속되는 콜렉터 전극 및 제2 정전류원(I02)에 접속되는 에미터 전극을 갖고 있는 npn형 바이폴라 트랜지스터이다.
이와 유사하게, 제2 차동쌍 회로(40-2)는 한쌍의 트랜지스터(Q4 및 Q52) 및 제3 정전류원(I03)을 포함하고 있다. 트랜지스터(Q2)는 제2 차동 입력 단자(42) 및 제2 반파 전류 출력 단자(44-2)에 접속된다. 트랜지스터(Q52)는 제2 기준 입력 단자(43-2) 및 제1 전원 단자(11)에 접속된다. 제3 정전류원(I03)은 트랜지스터(Q4 및 Q52)와 제2 전원 단자(12) 사이에 배치된다. 트랜지스터(Q4)는 제2 차동 입력 단자(42)에 접속된 베이스 전극, 제2 반파 전류 출력 단자(45-2)에 접속되는 를렉터 전극, 및 제3 정전류원(I03)에 접속되는 에미터 전극을 갖고 있는 npn형 바이폴라 트랜지스터이다. 트랜지스터(Q52)는 제2 기준 입력 단자(43-2)에 접속된 베이스 전극, 제1 전원 단자(11)에 접속된 콜렉터 전극, 및 제3 정전류(I03)에 접속된 에미터 전극을 갖고 있는 npn형 바이폴라 트랜지스터이다.
전류/전압 변환부(50')는 제1 및 제2 반파 전류 출력 단자들(45-1 및 45-2)에 각각 접속되는 제1 및 제2 반파 전류 입력 단자들(51-1 및 51-2)를 갖고 있다. 전류/전압 변환부(50')는 제1 및 제2 반파 정류 전류(IC3및 IC4)를 전파 정류 전류(IRO)와 결합하고 전파 정류 전류(IRO)를 전파 정류 전압(VRO)로 변환한다. 전류/전압 변환부(50')는 전파 정류 전압(VRO)를 발생하기 위해 전파 전압 출력 단자(13)을 갖고있다.
특히, 종래의 전류/전압 변환부(50')는 전류 미러 회로(60') 및 출력 저항기(RO)를 포함한다. 전류 미러 회로(60)는 제1 전원 단자(11)에 접속되고, 각각 제1 및 제2 반파 전류 입력 단자(51-1 및 51-2)로서의 제1 및 제2 미러 입력 단자(61-1 및 61-2)를 갖고 있다. 전류 미러 회로(60')의 제1 및 제2 미러 입력 단자(61-1 및 61-2)는 제1 및 제2 미러 입력 전류로서 제1 및 제2 반파 정류 전류(IC3및 IC4)가 공급된다. 전류 미러 회로(60')는 제1 및 제2 미러 입력 전류를 미러 출력 전류(IMO)와 결합한다. 전류 미러 회로(60')는 전파 전압 출력 단자(13)에 접속되고 전파 정류 전류(IRO)로서 미러 출력 전류(IMO)를 발생하는 미러 출력 단자(62)를 갖고 있다.
즉, 전류 미러 회로(60')는 제1 및 제2 반파 정류 전류(IC3및 IC4)를 전파 정류 전류(IRO)에 결합하기 위한 결합 장치로서 작용한다. 출력 저항기(RO)는 전파 전압 출력 단자(13)에 접속되는 한 단부 및 제2 전원 단자(12)에 접속되는 다른 단부를 갖고 있다. 출력 저항기(RO)는 미러 출력 전류(IMO)를 전파 정류 전압(VRO)로 변환하여 전파 전압 출력 단자(13)으로부터 전파 정류 전압(VRO)를 출력한다.
전류 미러 회로(60')는 3개의 트랜지스터들(Q61, Q62 및 Q7)을 포함한다. 트랜지스터(Q61)은 제1 미러 입력 단자(61-1) 및 제1 전원 단자(11)에 접속된다. 트랜지스터(Q62)는 제2 미러 입력 단자(61-2) 및 제1 전원 단자(11)에 접속된다. 트랜지스터(Q7)은 제1 및 제2 미러 입력 단자들(61-1 및 61-2), 미러 출력 단자(62) 및 제1 전원 단자(11)에 접속된다. 트랜지스터(Q61)은 제1 미러 입력 단자(61-1)에 접속되는 베이스 전극, 제1 미러 입력 단자(61-1)에 접속되는 콜렉터 전극 및 제1 전원 단자(11)에 접속되는 에미터 전극을 갖고 있는 pnp형 바이폴라 트랜지스터이다.
그러나, 종래의 전파 정류 회로는 본 명세서의 전제부에서 설명된 바와 같이 구조가 복잡하고 소형 집적 회로(IC)에 의해 구현되는 것이 어렵다는 단점이 있다. 이것은 종래의 전파 정류 회로가 제1 및 제2 차동쌍 회로(40-1 및 40-2) 및 제1 및 제2 반파 정류 전류(IC3및 IC4)를 전파 정류 전류(IRO)와 결합하기 위한 결합 장치로서 동작할 수 있는 전류 미러 회로(60')를 포함하고 있기 때문이다.
제2도를 참조하면, 본 발명의 양호한 실시예에 따른 전파 정류 회로는 후에 명백한 바와 같이 제1도를 참조하여 설명된 것과 상이하도록 변형된, 전파 정류 회로가 제1 및 제2 차동쌍 회로들(40-1 및 40-2) 및 전류/전압 변환부 대신에 1개의 차동쌍 회로(40) 만을 포함하는 것을 제외하고는 제1도에 도시된 구조와 유사하다. 그러므로, 전류/전압 변환부는 도면 번호(50)으로 병기되어 있다.
차동쌍 회로(40)은 제1 및 제2 증폭기 출력 단자(23 및 24)에 각각 접속된 제1 및 제2 차동 입력 단자(41 및 42)를 갖고 있고 기준 전압(VREF)가 공급되는 기준입력 단자(43)을 갖고 있다. 차동쌍 회로(40)은 제1 및 제2 반파 정류 전류(IO3및 IO4)를 얻기 위해 기준 전압(VREF)에 기초하여 제1 및 제2 증폭 출력 전압(V1및 V2)으로 반파 정류를 행한다. 차동쌍 회로(40)은 제1 및 제2 반파 정류 전류(IC3및 IC4)를 전파 정류 전류(IRO)와 결합하기 위한 결합부(44)를 포함한다. 차동쌍 회로(40)은 결합부(44)에 접속된 전파 전류 출력 단자(45)를 갖고 있다. 전파 전류 출력 단자(45)는 전파 정류 전류(IRO)를 발생한다.
차동쌍 회로(40)은 제3 내지 제5 트랜지스터(Q3,Q4 및 Q5) 및 제2 정전류원(IO2)를 포함하고 있다. 제3 및 제4 트랜지스터(Q3 및 Q4)는 제1 및 제2 차동 입력단자(41 및 42)에 접속되고, 결합부(44)를 통해 전파 전류 출력 단자(45)에 접속되는 제3 및 제4 노드(46 및 47)을 갖고 있다. 제5 트랜지스터(Q5)는 기준 입력 단자(43) 및 제1 전원 단자(11)에 접속된다. 제2 정전류원(IO2)는 제3 내지 제5 트랜지스터(Q3 내지 Q5)와 제2 전원 단자(12) 사이에 배치되어 있다.
특히, 제3 트랜지스터(Q3)은 제1 차동 입력 단자(41)에 접속되는 제3 베이스 전극, 제3 노드(46)으로서의 제3 콜렉터 전극 및 제2 정전류원(102)에 접속되는 제3 에미터 전극을 갖고 있는 제3 npn형 바이폴라 트랜지스터이다. 제4 트랜지스터(Q4)는 제2 차동 입력 단자(42)에 접속되는 제4 베이스 전극, 제4 노드(47)로서의 제4 콜렉터 전극 및 제2 정전류원(IO2)에 접속되는 제4 에미터 전극을 갖고 있는 제4 npn 형 바이폴라 트랜지스터이다. 결합부(44)는 제3 및 제4 콜렉터 전극을 전파 전류출력 단자(45)와 접속하기 위한 접속 라인이다. 제5 트랜지스터(Q5)는 기준 입력 단자(43)에 접속되는 제5 베이스 전극, 제1 전원 단자(11)에 접속되는 제5 콜렉터 전극 및 제2 정전류원 IO2에 접속되는 제5 에미터 전극을 갖고 있는 제5 npn형 바이폴라 트랜지스터이다.
전류/전압 변환부(50)은 차동쌍 회로(40)의 전파 전류 출력 단자(45)에 접속되는 전파 전류 입력 단자(51)을 갖고 있다 전류/전압 변환부(50)은 전파 정류 전류(IRO)를 전파 정류 전압(VRO)로 변환한다. 전류/전압 변환부(50)은 전파 정류 전압(VRO)를 발생하기 위해 전파 전압 출력 단자(13)을 갖고 있다.
특히, 전류/전압 변환부(50)은 전류 미러 회로(60) 및 출력 저항기(RO)를 포함하고 있다. 전류 미러 회로(60)는 제1 전원 단자(11)에 접속된다. 전류 미러 회로(60)은 전파 전류 입력 단자(51)로서의 미러 입력 단자(61)을 갖고 있고, 전파 전압 출력 단자(13)에 접속된 미러 출력 단자(62)를 갖고 있다. 미러 출력 단자(62)는 미러 출력 전류(IMO)를 발생한다. 미러 출력 전류(IMO)는 전파 정류 전류(IRO)의 것과 동일한 전류값을 갖는다. 즉, 전류 미러 회로(60)는 전파 정류 전류(IRO)를 미러출력 전류(IMO)로 전환하기 위한 전환 장치로서 작용한다.
전류 미러 회로(60)은 제6 및 제7 트랜지스터(Q6 및 Q7)을 포함하고 있다. 제6 트랜지스터(Q6)은 미러 입력 단자(61) 및 제1 전원 단자(11)에 접속된다. 제7 트랜지스터(Q7)은 미러 입력 단자(61), 미러 출력 단자(62), 및 제1 전원 단자(11)에 접속된다. 제6 트랜지스터(Q6)은 미러 입력 단자(61)에 접속되는 제6 베이스 전극,미러 입력 단자(61)에 접속되는 제6 콜렉터 전극, 및 제1 전원 단자(11)에 접속되는 제6 에미터 전극을 갖고 있는 제1 pnp형 바이폴라 트랜지스터이다. 제7 트랜지스터(Q7)은 미러 입력 단자(61)에 접속되는 제7 베이스 전극, 미러 출력 단자(62)에 접속되는 제7 콜렉터 전극 및 제1 전원 단자(11)에 접속되는 제7 에미터 전극을 갖고 있는 제2 pnp형 바이폴라 트랜지스터이다.
이 구조에 의해, 차동쌍 회로(40)에서, 제4 및 제5 트랜지스터(Q3 및 Q5)의 다른 쌍이 제2 반파 정류 전류(IC4)를 얻기 위해 기준 전압(VREF)에 기초하여 제2 증폭 출력 전압(VO2)로 반파 정류를 행하는데 사용되는 동안 한쌍의 제3 및 제5 트랜지스터(Q3 및 Q5)는 제1 반파 정류 전류(IC3)을 얻기 위해 기준 전압(VREF)에 기초하여 제1 증폭 출력 전압(V0l)로 반파 정류를 행하는데 사용된다.
제2도 외에 제3도를 참조하면, 오프셋 전압이 차동쌍 회로(40)의 입력 바이어스 전압[즉, 제3 및 제4 트랜지스터(Q3 및 Q4)의 베이스 전압] 및 기준 전압(VREF)[즉, 제5 트랜지스터(Q5)의 베이스 전압]에 인가되는 경우의 동작을 설명할 것이다.
제3 트랜지스터(Q3)이 제3 베이스 전압(VB3) 및 제1 반파 정류 전류로서의 제3 콜렉터 전류(IC3)을 갖고, 제4 트랜지스터(Q4)는 제4 베이스 전압(VB4) 및 제2 반파 정류 전류로서의 제4 콜렉터 전류(Ic4)를 갖고 있으며, 제5 트랜지스터(Q5)는 기준 전압(VREF)로서 제5 베이스 전압 및 기준 전류(IREF)로서 제5 콜렉터 전류를 갖고 있다고 가정한다. 이 상황에서, 제3 베이스 전압(VB3) 및 제5 베이스 전압(기준 전압: VREF)에 대한 제3 콜렉터 전류(제1 반파 정류 전류 : IC3), 제3 베이스 전압(VB3) 및 제5 베이스 전압(기준 전압: VREF)에 대한 제5 콜렉터 전류(기준 전류: IREF), 제4 베이스 전압(VB4) 및 제5 베이스 전압(기준 전압 : VREF)에 대한 제4 콜렉터 전류(제2 반파 정류 전류: IC4), 및 제4 베이스 전압(VB4) 및 제5 베이스 전압(기준 전압: VREF)에 대한 제5 콜렉터 전류(기준 전류: IREF)가 다음 식(1), (2), (3) 및 (4)로 표시된다.
여기에서, Io는 정전류를 나타내고, a는 (콜렉터 전극에 도달하는 전자 대 에미터 전극으로부터 방출된 전자의 비, a=1) 전류 증폭율을 나타내며, q는 전하의 캐패시턴스를 나타내고, K는 볼츠만 상수를 나타내며, T는 절대 온도를 나타낸다.
제3도는 제4 콜렉터 전류(제2 반파 정류 전류) IC4및 제5 콜렉터 전류(기준 전류) IREF의 제3 콜렉터 전류(제1 반파 정류 전류) IC3의 특성을 도시하고 있다. 제3도에서, 가로 좌표는 (KT/q = 25 mV)을 1 단위로 차이 전압(VB3-VREF) 및 (VB4-VREF)를 나타내고, 세로 좌표는 (aI0)을 1 단위로 콜렉터 전류를 나타낸다.
제3도에서 명백한 바와 같이, 차이 전압(VB3-VREF) 또는 (VB4-VREF)의 절대값, 즉 [VB3-VREF] 또는 [VB4-VREF]은 4 KT/q의 전압 또는 100 mV 이상과 동일할 때, 제3 내지 제5 콜렉터 전류(IC3, IC4및 IREF)는 제로 또는 aI0와 거의 동일하다.
즉, 제2도에 도시된 전파 정류 회로에 있어서, 제1 및 제2 증폭기 출력 전압(V0l및 V2)가 전압 4KT/q에 의해 차동 증폭기(20)의 출력 바이어스 전압에 의해 결정되는, 제3 및 제4 베이스 전압(VB3및 VB4)보다 큰 베이스 오프셋 전압으로 유지되는 기준 전압 VREF[제5 트랜지스터(Q5)의 제5 베이스 전압]이 제3 및 제4 트랜지스터(Q3 및 Q4)의 제3 및 제4 베이스 전극에 공급될 때, 제3 및 제4 트랜지스터(Q3 및 Q4)는 제1 및 제2 증폭기 출력 전압(V0l및 V2)를 각각 반파 정류하여 얻어지는 제3 및 제4 콜렉터 전류(IC3및 IC4)를 갖는다. 제3 트랜지스터(Q3)의 제3 콜렉터를 접속라인(44)에 의해 제4 트랜지스터(Q4)의 제4 콜렉터와 접속함으로써, 입력 교류 신호(VIN)에 대한 전파 정류 전류(IRO)가 얻어진다.
제4도는 입력 교류 신호(VIN) 대 전파 정류 전류(IRO)의 입력/출력 특성을 도시하고 있다.
제5도를 창조하면, 입력 교류 신호(VIN)은 신호원(70) 및 바이어스 회로(80)을 결합하여 발생된다. 신호원(70)은 제2 전원 단자(12)에 접속되고 원래의 교류 신호(VA)를 발생한다. 바이어스 회로(80)은 결합 캐패시터 C를 통해 신호원(70)에 접속된 바이어스 입력 단자(81)을 갖고 있다. 바이어스 회로(80)은 이후에 명백해지는 방식으로 바이어스 전압을 발생한다. 바이어스 회로(80)은 입력 교류 신호(VIN)을 얻기 위해 원래의 교류 신호(VA)를 바이어스 전압과 중첩한다. 바이어스 회로(80)은 그 사이에 입력 교류 신호(VIN)을 발생하기 위해 제1 및 제2 바이어스 출력 단자(86 및 87)을 갖고 있다. 제1 및 제2 바이어스 출력 단자(86 및 87)은 차동 증폭기(20)의 제1 및 제2 증폭기 입력 단자(21 및 22)의 각각에 접속된다. 제1 및 제2 바이어스 출력 단자(86 및 87)은 제1 및 제2 바이어스 출력 전압(Vll및 V12) 각각을 발생한다. 제1 및 제2 바이어스 출력 전압(Vll및 V12)는 그들 사이에 입력 교류 신호(VIN)을 갖고 있다. 즉, 입력 교류 신호(VIN)은 다음 식으로 표시된다.
특히, 바이어스 회로(80)은 한쌍의 npn형 바이폴라 트랜지스터(Q8 및 Q9), 4개의 저항기(R3, R4, R5 및 R6), 정전류원(IOo)를 포함한다. 트랜지스터(Q8)은 바이어스 입력 단자(81)에 접속되는 베이스 전극, 제1 바이어스 출력 단자(82)에 접속되는 콜렉터 전극 및 정전류원 IOo에 접속되는 에미터 전극을 갖고 있다. 트랜지스터 Q9는 제2 바이어스 출력 단자(87)에 접속되는 콜렉터 전극 및 정전류원(IOo)에 접속되는 에미터 전극을 갖고 있다. 저항기(R3)은 트랜지스터(Q8)의 콜렉터 전극에 접속되는 한 단부 및 제1 전원 단자(11)에 접속되는 다른 단부를 갖고 있다. 저항기 R4는 트랜지스터 Q8의 콜렉터 전극에 접속되는 한 단부 및 제1 전원 단자(11)에 접속되는 다른 단부를 갖고 있다. 저항기(R5)는 트랜지스터(Q8)의 베이스 전극에 접속되는 한 단부 및 제1 전원 단자(11)에 접속되는 다른 단부를 갖고 있다. 저항기(R6)은 트랜지스터(Q9)의 베이스 전극에 접속되는 한 단부 및 제1 전원 단자(11)에 접속되는 다른 단부를 갖고 있다. 정전류원(IOo)는 트랜지스터들(Q8 및 Q9)의 에미터 전극과 제2 전원 단자(12) 사이에 배치된다.
각각의 저항기(R3 및 R4)가 Ro의 저항을 갖고 정전류원(IO0)가 정전류 I0를 흐르게 한다고 가정한다. 이 경우에, 바이어스 전압은 (VCC- R0·I0/2)와 동일하다.
제2도 및 제5도 이외에 제6도를 참조하면, 제2도에 도시된 전파 정류 회로의 동작이 이하에 기술될 것이다. 원래의 교류 신호(VA)가 제6도에서 제1 또는 최상라인을 따라 도시되어 있다. 제1 및 제2 바이어스 출력 전압(Vll및 Vl2)가 각각 최상 라인으로부터 제2 라인 및 제3 라인을 따라 도시되어 있다. 제1 및 제2 증폭 출력 전압(VO1및 VO2)가 각각 최상 라인으로부터 제4 라인 및 제5 라인을 따라 도시되어 있다. 제1 및 제2 반파 정류 전류(IC3및 IC4)가 최상 라인으로부터 제6 라인 및 제7 라인을 따라 도시되어 있다. 전파 정류 전류(IRO)은 최상 라인으로부터 제8라인을 따라 도시되어 있다. 전파 정류 전압(VRO)는 제6도에 제9 라인 또는 하부라인을 따라 도시되어 있다.
신호원(70)은 최상 라인을 따라 도시되는 방식으로 원래의 교류 신호(VA)를 발생한다. 바이어스 회로(80)은 각각 제2 및 제3 라인을 따라 도시되는 방식으로 원래의 교류 신호(VA)와 역상 및 동상을 갖는 제1 및 제2 바이어스 출력 전압(Vll및 Vl2)를 발생한다. 각각의 제1 및 제2 바이어스 출력 전압(Vll및 Vl2)가 (VCC-R0·I0/2)와 동일한 바이어스 전압을 갖는다. 차동 증폭기(20)은 제4 및 제5 라인을 따라 각각 도시되는 방식으로 제1 및 제2 바이어스 출력 전압(Vll및 Vl2)와 역상인 제1 및 제2 증폭 출력 전압(VOl및 VO2)를 발생한다. 각각의 제1 및 제2 증폭 출력 전압(V0l및 V2)는 출력 바이어스 전압을 갖는다. 각각의 제1 및 제2 저항기(R1및 R2)가 R1의 저항을 갖고, 제1 정전류원(IO1)이 정전류(Il)을 흐르게 한다고 가정한다. 이 경우에, 출력 바이어스 전압은 (VCC- Rl·I1/2)와 동일하다.
제1 차동 쌍 회로(40)에서, 제1 및 제2 반파 정류 전류(IC3및 IC4)가 제6 및 제7 라인을 따라 도시된 방식으로 기준 전압(VREF)에 기초하여 흐른다. 차동쌍 회로(40)은 제8 라인을 따라 도시된 방식으로 제1 반파 정류 전류(IC3)와 제2 반파 정류 전류(IC4)를 결합함으로써 전파 정류 전류(IRO)를 발생한다. 전류/전압 변환부(50)에서의 출력 저항기 RO는 하부 라인을 따라 도시된 방식으로 전파 정류 전류(IRO)를 전파 정류 전압(VRO)로 변환한다.
본 발명이 양호한 실시예와 특정하게 관련하여 설명되었지만, 본 분야에 숙련된 기술자들은 본 발명을 여러가지 다른 방법으로 쉽게 변형할 수 있다. 예를 들어, 전파 정류 회로를 구성하는 트랜지스터가 각각의 게이트, 드레인 및 소스 전극을 갖는 전계 효과 트랜지스터일 수 있다.

Claims (9)

  1. 제1 및 제2 전원 전위가 각각 공급되는 제1 및 제2 전원 단자를 갖고 있고, 상기 제1 전원 전위가 상기 제2 전원 전위보다 큰 전파 정류 회로에 있어서, 입력 교류 신호를 차동적으로 증폭하기 위해 제1 및 제2 증폭기 입력 단자사이에 상기 입력 교류 신호가 공급되는 상기 제1 및 제2 증폭기 입력 단자를 갖고 있고, 위상이 서로 반전되는 제1 및 제2 증폭된 출력 전압을 각각 발생하기 위해 제1 및 제2 증폭기 출력 단자를 갖고 있는 차동 증폭기; 상기 제1 및 제2 전원 전위 사이에서 기준 전압을 발생하기 위한 기준 전압회로; 및 상기 제1 및 제2 증폭기 출력 단자에 각각 접속되는 제1 및 제2 차동 입력단자를 갖고 있고, 제1 및 제2 반파 정류 전류를 얻기 위해 상기 기준 전압에 기초하여 상기 제1 및 제2 증폭된 출력 전압에 대해 반파 정류를 행하기 위해 상기 기준 전압이 공급되는 기준 입력 단자를 갖고 있으며, 상기 제1 및 제2 반파 정류 전류를 전파 정류 전류와 결합하는 결합부를 포함하고 있고, 상기 전파 정류 전류를 발생하기 위해 상기 결합부에 접속되는 전파 전류 출력 단자를 갖고 있는 차동쌍 회로를 포함하는 것을 특징으로 하는 전파 정류 회로.
  2. 제1항에 있어서, 상기 차동 증폭기는 상기 제1 및 제2 증폭기 입력 단자에 접속되고 상기 제1 및 제2 증폭기 출력 단자 각각에 접속되는 제1 및 제2 노드를 갖고 있는 차동적으로 동작할 수 있는 제1 및 제2 트랜지스터, 상기 제1 전원 단자와 상기 제1 및 제2 노드 사이의 제1 및 제2 저항기, 및 상기 제1 및 제2 트랜지스터와 상기 제2 전원 단자 사이의 제1 정전류원을 포함하는 것을 특징으로 하는 전파 정류 회로.
  3. 제2항에 있어서, 상기 제1 트랜지스터는 상기 제1 증폭기 입력 단자에 접속되는 제1 베이스 전극, 상기 제1 노드로서의 제1 콜렉터 전극 및 상기 제1 정전류원에 접속되는 제1 에미터 전극을 갖고 있는 제 1 npn형 바이폴라 트랜지스터이고; 상기 제2 트랜지스터는 상기 제2 증폭기 입력 단자에 접속되는 제2 베이스 전극, 상기 제2 노드로서의 제2 콜렉터 전극 및 상기 제1 정전류원에 접속되는 제2 에미터 전극을 갖고 있는 제2 npn형 바이폴라 트랜지스터인 것을 특징으로 하는 전파 정류 회로.
  4. 제2항에 있어서, 상기 차동쌍 회로는 상기 제1 및 제2 차동 입력 단자에 접속되고 상기 결합부를 통해 상기 전파 전류 출력 단자에 접속되는 제3 및 제4 노드를 갖고 있는 제3 및 제4 트랜지스터; 상기 기준 입력 단자와 상기 제1 전원 단자에 접속되는 제5 트랜지스터; 및 상기 제3 내지 제5 트랜지스터와 상기 제2 전원 단자 사이의 제2 정전류원을 포함하고 있는 것을 특징으로 하는 전파 정류 회로.
  5. 제4항에 있어서, 상기 제3 트랜지스터는 상기 제1 차동 입력 단자에 접속되는 제3 베이스 전극, 상기 제3 노드로서의 제3 콜렉터 전극 및 상기 제2 정전류원에 접속되는 제3 에미터 전극을 갖고 있는 제3 nPn형 바이폴라 트랜지스터이고; 상기 제4 트랜지스터는 상기 제2 차동 입력 단자에 접속되는 제4 베이스 전극, 상기 제4 노드로서의 제4 콜렉터 전극 및 상기 제2 정전류원에 접속되는 제4 에미터 전극을 갖고 있는 제4 npn형 바이폴라 트랜지스터이며; 상기 결합부는 상기 제3 및 제4 콜렉퍼 전극을 상기 전파 전류 출력 단자와 접속하기 위한 접속 라인이고; 상기 제5 트랜지스터는 상기 기준 입력 단자에 접속되는 제5 베이스 전극, 상기 제1 전원단자에 접속되는 제5 콜렉터 전극 및 상기 제2 정전류원에 접속되는 제5 에미터 전극을 갖고 있는 제5 npn형 바이폴라 트랜지스터인 것을 특징으로 하는 전파 정류 회로.
  6. 제4항에 있어서, 상기 차동쌍 회로의 상기 전파 전류 출력 단자에 접속되는 전파 전류 입력 단자를 갖고 있고, 상기 전파 정류 전류를 전파 정류 전압으로 변환하며, 상기 전파 정류 전압을 발생하기 위해 전파 전압 출력 단자를 갖고 있는 전류/전압 변환부를 더 포함하는 것을 특징으로 하는 전파 정류 회로.
  7. 제6항에 있어서, 상기 전류/전압 변환부는 상기 제1 전원 단자에 접속되고 상기 전파 전류 입력 단자로서의 미러 입력 단자를 갖으며 상기 전파 전압 출력 단자에 접속되고 상기 전파 정류 전류의 것과 동일한 전류값을 갖는 미러 출력전류를 발생하기 위한 미러 출력 단자를 갖는 전류 미러 회로, 및 상기 전파 전압 출력 단자에 접속되는 한 단부 및 상기 제2 전원 단자에 접속되는 다른 단부를 갖고 있는 출력 저항기를 포함하되, 상기 출력 저항기는 상기 미러 출력 전류를 전파 정류 전압으로 변환하여 상기 전파 전압 출력 단자로부터 전파 정류 전압을 출력하는 것을 특징으로 하는 전파 정류 회로.
  8. 제7항에 있어서, 상기 전류 미러 회로는 상기 미러 입력 단자와 상기 제1 전원 단자에 접속되는 제6 트랜지스터; 및 상기 미러 입력 단자, 상기 미러 출력 단자, 및 상기 제1 전원 단자에 접속되는 제7 트랜지스터를 포함하는 것을 특징으로 하는 전파 정류 회로.
  9. 제8항에 있어서, 상기 제6 트랜지스터는 상기 미러 입력 단자에 접속되는 제6 베이스 전극, 상기 미러 입력 단자에 접속되는 제6 콜렉터 전극 및 상기 제1 전원단자에 접속되는 제6 에미터 전극을 갖고 있는 제1 pnp형 바이폴라 트랜지스터이고; 상기 제7 트랜지스터는 상기 미러 입력 단자에 접속되는 제7 베이스 전극, 상기 미러 출력 단자에 접속되는 제7 콜렉터 전극 및 상기 제1 전원 단자에 접속되는 제7 에미터 전극을 갖고 있는 제2 pnp형 바이폴라 트랜지스터인 것을 특징으로 하는 전파 정류 회로.
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