KR100206875B1 - 트라이-스테이트구동회로를 갖는 출력버퍼 - Google Patents

트라이-스테이트구동회로를 갖는 출력버퍼 Download PDF

Info

Publication number
KR100206875B1
KR100206875B1 KR1019950062050A KR19950062050A KR100206875B1 KR 100206875 B1 KR100206875 B1 KR 100206875B1 KR 1019950062050 A KR1019950062050 A KR 1019950062050A KR 19950062050 A KR19950062050 A KR 19950062050A KR 100206875 B1 KR100206875 B1 KR 100206875B1
Authority
KR
South Korea
Prior art keywords
output
signal
inverter
gate
data
Prior art date
Application number
KR1019950062050A
Other languages
English (en)
Other versions
KR970055502A (ko
Inventor
정춘섭
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019950062050A priority Critical patent/KR100206875B1/ko
Publication of KR970055502A publication Critical patent/KR970055502A/ko
Application granted granted Critical
Publication of KR100206875B1 publication Critical patent/KR100206875B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체메모리에 포함되는 출력버퍼에 관한 것으로, 종래에는 데이타가 센싱되고 있을 때 출력되는 데이타의 레벨을 트라이-스테이트의 레벨로 만들어 주는 강제적인 힘이 없기 때문에, 출력노이즈가 발생되고, 출력속도가 감소되는 단점이 있었다. 따라서, 본 발명은 전번에 출력된 데이타신호를 래치하고 있다가 출력이 디스에이블되면, 그 레치된 신호에 따라 출력라인을 풀다운 또는 풀업시키는 트라이-스테이트 구동부를 구비함으로써, 데이타의 출력속도를 증가시키고 과도한 출력전류에 의한 노이즈를 감소시킬 수 있도록 한다.

Description

트라이-스테이트구동회로를 갖는 출력버퍼
제1도는 종래의 출력버퍼의 회로도.
제2도는 본 발명의 트라이-스테이트구동회로를 갖는 출력버퍼의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10, 40 : 패드 20, 34 : 버퍼부
30 : 트라이-스테이트구동부 32 : 래치부
PU, PD : 출력구동신호
본 발명은 반도체메모리에 포함되는 출력버퍼에 관한 것으로, 특히 출력데이타의 레벨이 트라이-스테이트(tri-state)의 레벨로 바뀌는 속도를 증가시키는 트라이-스테이트구동부를 구비하여, 데이타의 출력속도를 향상시키고, 노이즈를 감소시킬 수 있는 트라이-스테이트구동회로를 갖는 출력버퍼에 관한 것이다.
종래의 출력버퍼는 인버터로서 제1도에 도시된 바와 같이, 출력구동신호(PU)를 게이트로 입력받고, 전원전압(VCC)을 소스로 입력받는 피모스트랜지스터(MP1)와, 출력구동신호(PD)를 게이트로 입력받고, 드레인이 상기 피모스트랜지스터(MP1)의 드레인과 연결되며, 소스가 접지된 엔모스트래지스터(MN1)와, 그 엔모스트랜지스터(MN1)의 드레인 및 상기 피모스트랜지스터(MP1)의 드레인과 입력단이 공통연결된 패드(pad)(10)로 구성된다.
이와 같이 구성된 종래의 출력버퍼에 동작을 설명하면 다음과 같다.
먼저, 반도체메모리의 내부에서 데이타가 센싱(sensing)되고 있을 때, 패드(10)를 거쳐 출력되는 데이타가 하이레벨 및 로우레벨로 풀스윙(full swing)되는 것을 방지하기 위하여, 하이레벨의 출력구동신호(PU)가 피모스트랜지스터(MP1)의 게이트에 인가하고, 로우레벨의 출력구동신호(PD)가 엔모스트랜지스터(MN1)의 게이트에 인가된다.
따라서, 피모스트랜지스터(MP1) 및 엔모스트랜지스터(MN1)는 모두 턴오프되어 하이 임피던스 상태로 되므로, 패드(10)를 거쳐 출력되는 데이타는 전원전압(VCC)과 접지전압(Vss)의 반값에 해당되는 트라이-스테이트(tri-state)의 레벨을 갖게된다.
이후, 데이타의 센싱이 완료되면, 센싱된 데이타의 레벨에 따라 출력 구동신호(PU),(PD)가 인가된다.
즉, 그 센싱된 데이타가 하이레벨일 경우, 로우레벨의 출력구동신호(PU)가 피모스트랜지스터(MP1)의 게이트에 인가되고, 로우레벨의 출력구동신호(PD)가 엔모스트랜지스터(MN1)의 게이트에 인가된다. 이에 따라, 피모스트랜지스터(MP1)는 턴온되고 엔모스트랜지스터(MN1)는 턴오프되어, 전원전압(VCC)레벨의 하이레벨인 데이타가 패드(10)를 거쳐 외부로 출력된다.
한편, 상기 센싱된 데이타가 로우레벨일 경우, 상기와 반대로 하이레벨의 출력구동신호(PU)가 피모스트랜지스터(MP1)의 게이트에 인가되고, 하이레벨의 출력구동신호(PD)가 엔모스트랜지스터(MN1)의 게이트에 인가된다. 이에 따라, 피모스트랜지스터(MP1)는 턴오프되고 엔모스트랜지스터(MN1)는 턴온되어, 접지전압(Vss)레벨의 로우레벨인 데이타가 패드(10)를 거쳐 외부로 출력된다.
그러나, 이와 같은 종래의 출력버퍼에 있어서, 데이타가 센싱되고 있을 때 패드를 거쳐 출력되는 데이타의 레벨을 트라이-스테이트의 레벨로 만들어 주는 강제적인 힘이 없기 때문에, 출력데이타가 트라이-스테이트의 레벨로 바뀌는 속도가 느리다. 따라서, 이전에 출력되던 데이타에 의해서 트라이-스테이트의 레벨을 갖는 데이타는 전원전압(VCC)과 접지전압(Vss)의 반값에 해당되는 레벨을 갖지못하고, 전원전압(VCC) 또는 접지전압(Vss) 근처에서 센싱된 데이타를 출력하게 되어 풀스윙되게 된다. 이에 따라, 출력노이즈가 발생되고, 출력속도가 감소되는 단점이 있다.
따라서, 본 발명의 목적은 이전에 출력된 데이타신호를 래치하고 있다가 출력이 디스에이블되면, 그 래치된 신호에 따라 출력라인을 풀다운 또는 풀업시키는 트라이-스테이트구동부를 구비함으로써, 데이타의 출력속도를 증가시키고 과도한 출력전류에 의한 노이즈를 감소시킬 수 있는 트라이-스테이트구동회로를 갖는 출력버퍼를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명은 센싱된 데이타신호 및 출력 인에이블신호를 낸드연산하는 제1낸드게이트와, 상기 출력인에이블신호를 반전시키는 인버터와, 그 인버터의 출력신호 및 상기 센싱된 데이타신호를 노아연산하는 제1노아게이트와, 그 제1노아게이트로 부터 출력된 제1출력구동신호 및 상기 제1낸드게이트로 부터 출력된 제2출력구동신호에 따라 버퍼링된 신호를 출력하는 제1버퍼부와, 상기 출력인에이블신호에 따라 상기 센싱된 데이타신호를 래치하고, 그 래치된 신호 및 상기 인버터의 출력신호에 따라 상기 제1버퍼부와 연결된 출력라인의 전위를 풀업 또는 풀다운시키는 트라이-스테이트구동부로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 트라이-스테이트구동회로를 갖는 출력버퍼는 제2도에 도시된 바와 같이, 센싱된 데이타신호(A) 및 출력인에이블신호(B)를 낸드연산하는 낸드게이트(G1)와, 출력인에이블신호(B)를 반전시키는 인버터(G2)와, 그 인버터(G2)의 출력신호 및 센싱된 데이타신호(A)를 노아연산하는 노아게이트(G3)와, 그 노아게이트(G3)로 부터 출력된 출력구동신호(PD) 및 상기 낸드게이트(G1)로 부터 출력된 출력구동신호(PU)에 따라 버퍼링된 신호를 출력하는 제1버퍼부(20)와, 출력인에이블신호(B)에 따라 센싱된 데이타신호(A)를 래치하고, 그 래치된 신호 및 상기 인버터(G2)의 출력신호에 따라 상기 제1버퍼부(20)의 출력라인의 전위를 풀업(pull up) 또는 풀다운(pull down)시키는 트라이-스테이트구동부(30)와, 그 트라이-스테이트 구동부(30) 및 상기 제1버퍼부(20)의 출력라인과 공통연결된 패드(40)로 구성된다.
상기 제1버퍼부(20)는 출력구동신호(PU)를 게이트로 입력받고, 전원전압(VCC)을 소스로 입력받는 피모스트랜지스터(MP1)와, 출력구동신호(PD)를 게이트로 입력받고, 드레인이 상기 피모스트랜지스터(MP1)의 드레인 및 패드(40)와 공통연결되며, 소스가 접지된 엔모스트랜지스터(MN1)로 구성된다.
상기 트라이-스테이트구동부(30)는 출력인에이블신호(B)에 따라 센싱된 데이타신호(A)를 래치하는 래치부(32)와, 그 래치부(32)의 출력신호 및 상기 인버터(G2)의 출력신호를 낸드연산하는 낸드게이트(G6)와, 상기 인버터(G2)의 출력신호를 반전시키는 인버터(G7)와, 그 인버터(G7)의 출력신호 및 상기 래치부(32)의 출력신호를 노아연산하는 노아게이트(G8)와, 상기 낸드게이트(G6)의 출력신호 및 상기 노아게이트(G8)의 출력신호에 따라 상기 제1버퍼부(20)와 연결된 출력라인의 전위를 풀업 또는 풀다운시키는 제2버퍼부(34)로 구성된다.
상기 래치부(32)는 출력인에이블신호(B)를 게이트로 입력받고, 센싱된 데이타신호(A)를 드레인으로 입력받는 엔모스트랜지스터(MN3)와, 입력단이 상기 엔모스트랜지스터(MN3)의 소스와 연결된 인버터(G4)와, 입력단이 상기 인버터(G4)의 출력단 및 상기 낸드게이트(G6) 및 상기 노아게이트(G8)와 공통연결되고, 출력단이 상기 엔모스트랜지스터(MN3)의 소스 및 상기 인버터(G4)의 입력단과 공통연결된 인버터(G5)로 구성된다.
상기 제2버퍼부(34)는 상기 낸드게이트(G6)의 출력신호를 게이트로 입력받고, 전원전압(VCC)을 소스로 입력받는 피모스트랜지스터(MP2)와, 상기 노아게이트(G8)의 출력신호를 게이트로 입력받고, 드레인이 상기 피모스트랜지스터(MP2)의 드레인 및 패드(40)와 공통연결되며, 소스가 접지된 엔모스트랜지스터(MN2)로 구성된다.
이와 같이 구성된 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.
하이레벨의 출력인에이블신호(B)에 의해 출력이 인에이블(enable)된 상태에서, 메모리셀로 부터 센싱된 데이타(A)가 하이레벨을 가질 경우, 낸드게이트(G1)는 로우레벨의 출력구동신호(PU)를 출력하고, 노아게이트(G3)는 로우레벨의 출력구동신호(PD)를 출력한다. 그러므로, 제1버퍼부(20)의 피모스트랜지스터(MP1)는 턴온되고 엔모스트랜지스터(MN1)는 턴오프되어, 하이레벨의 신호가 패드(40)를 거쳐 외부로 출력된다.
이때, 래치부(32)의 엔모스트랜지스터(MN3)는 상기 하이레벨의 출력 인에이블신호(B)에 의해 턴온되고, 엔모스트랜지스터(MN3)를 거쳐 인가된 하이레벨의 센싱된 데이타신호(A)가 인버터(G4)에 의해 로우레벨로 반전되고, 인버터(G5)에 의해 하이레벨로 다시 반전되어 그 인버터(G4)에 다시 인가되므로 로우레벨의 신호가 래치부(32)에서 래치되어 출력된다.
한편, 이때 상기 하이레벨의 출력 인에이블신호(B)는 인버터(G2)를 통해 로우레벨로 반전되고 인버터(G7)를 다시통해 하이레벨로 반전되므로, 낸드게이트(G6)는 하이레벨의 신호를 출력하고, 노아게이트(G8)는 로우레벨의 신호를 출력하여, 제2버퍼부(34)의 피모스트랜지스터(MP2) 및 엔모스 트랜지스터(MN2)는 모두 턴오프된다.
이러한 상태에서, 로우레벨의 출력인에이블신호(B)에 의해 출력이 디스에이블(disable)되면, 낸드게이트(G1)는 하이레벨의 출력구동신호(PU)를 출력하고, 상기 로우레벨이 출력 인에이블신호(B)는 인버터(G2)를 통해 하이레벨로 반전되므로 노아게이트(G3)는 로우레벨의 출력구동신호(PD)를 출력한다. 따라서, 제1버퍼부(20)의 피모스트랜지스터(MP1) 및 엔모스트랜지스터(MN1)는 모두 턴오프된다.
이때, 래치부(32)의 엔모스트랜지스터(MN3)는 턴오프되어, 래치부(32)는 이미 래치된 로우레벨의 신호를 계속 출력한다. 이에따라 낸드게이트(G6)에서 하이레벨의 신호가 출력되고, 또한 상기 인버터(G2)에서 출력되는 하이레벨의 신호는 인버터(G7)를 다시 통해 로우레벨로 반전되므로 노아 게이트(G8)에서 하이레벨의 신호가 출력되어, 제2버퍼부(34)의 피모스트랜지스터(MP2)는 턴오프되고, 엔모스트랜지스터(MN2)는 턴온된다.
따라서, 제1버퍼부(20)와 연결된 출력라인의 전위는 하이레벨로 부터 풀다운되어 상기 출력인에이블신호(B)가 다시 인에이블 상태인 하이레벨로 되는 시점에서 트라이-스테이트의 레벨로 되어진다.
한편, 하이레벨의 출력인에이블신호(B)에 의해 출력이 인에이블된 상태에서, 메모리셀로 부터 센싱된 데이타(A)가 로우레벨을 가질 경우, 상기와 반대의 동작에 의하여 제1버퍼부(20의 피모스트랜지스터(MP1)는 턴오프되고 엔모스트랜지스터(MN1)는 턴온되어, 로우레벨의 신호가 패드(40)를 거쳐 외부로 출력된다.
이때, 래치부(32)는 하이레벨의 신호를 래치하여 출력하고, 제2버퍼부(34)의 피모스트랜지스터(MP2) 및 엔모스트랜지스터(MN2)는 상기와 마찬가지로 모두 턴오프된다.
이러한 상태에서, 로우레벨의 출력인에이블신호(B)에 의해 출력이 디스에이블되면, 제1버퍼부(20)의 피모스트랜지스터(MP1) 및 엔모스트랜지스터(MN1)는 모두 턴오프되고, 제2버퍼부(34)의 피모스트랜지스터(MP2)는 턴온되고 엔모스트랜지스터(MN1)는 턴오프되며, 이에따라 제1버퍼부(20)와 연결된 출력라인의 전위는 로우레벨로 부터 풀업되어 상기 출력 인에이블신호(B)가 다시 인에이블 상태인 하이레벨로 되는 시점에서 트라이-스테이트의 레벨로 되어진다.
이상에서 상세히 설명된 바와 같이, 본 발명은 전번에 출력된 데이타신호를 래치하고 있다가 출력이 디스에이블되면, 그 래치된 신호에 따라 출력라인을 풀다운 또는 풀업시키는 트라이-스테이트구동부(30)를 구비함으로써, 데이타가 제1버퍼부(20)로 부터 출력되는 시점에서, 그 출력되는 데이타의 레벨이 트라이-스테이트의 레벨에서 시작되도록 한다. 따라서, 본 발명은 출력데이타의 스윙폭을 작게하여, 데이타의 출력속도를 증가시키고 과도한 출력전류에 의한 노이즈를 감소시킬 수 있는 효과를 갖는다.

Claims (2)

  1. 센싱된 데이타신호 및 출력인에이블신호를 낸드연산하는 제1낸드게이트와, 상기 출력인에이블신호를 반전시키는 제1인버터와, 그 제1인버터의 출력신호 및 상기 센싱된 데이타신호를 노아연산하는 제1노아게이트와, 상기 제1낸드게이트의 출력신호 및 상기 제1노아게이트의 신호를 풀업 및 풀다운 구동신호로 인가받아 버퍼링된 신호를 출력하는 제1버퍼부로 구성된 출력버퍼에 있어서, 상기 출력인에이블신호에 따라 상기 센싱된 데이타신호를 반전래치하는 래치부와, 그 래치부의 출력신호 및 상기 제1인버터의 출력신호를 낸드연산하는 제2낸드게이트와, 상기 제1인버터의 출력신호를 반전시키는 제2인버터와, 상기 제2인버터의 출력신호 및 상기 래치부의 출력신호를 노아연산하는 제2노아게이트와, 그 제2낸드게이트의 출력신호 및 상기 제2노아게이트의 출력신호를 풀업 및 풀다운 구동신호로 인가받아 상기 제1버퍼부와 연결된 출력라인의 전위를 풀업 및 풀다운시키는 제2버퍼부를 포함하여 구성된 것을 특징으로 하는 트라이-스테이트구동회로를 갖는 출력버퍼.
  2. 제1항에 있어서, 상기 래치부는 상기 출력인에이블신호를 게이트로 입력받고, 상기 센싱된 데이타신호를 드레인으로 입력받아 소스로 출력하는 엔모스트랜지스터와, 상기 엔모스트랜지스터의 출력신호를 반전하여 출력하는 제3인버터와, 상기 제3인버터의 출력신호를 반전하여 그 제3인버터에 다시 입력하는 제4인버터로 구성된 것을 특징으로 하는 트라이-스테이트구동회로를 갖는 출력버퍼.
KR1019950062050A 1995-12-28 1995-12-28 트라이-스테이트구동회로를 갖는 출력버퍼 KR100206875B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950062050A KR100206875B1 (ko) 1995-12-28 1995-12-28 트라이-스테이트구동회로를 갖는 출력버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950062050A KR100206875B1 (ko) 1995-12-28 1995-12-28 트라이-스테이트구동회로를 갖는 출력버퍼

Publications (2)

Publication Number Publication Date
KR970055502A KR970055502A (ko) 1997-07-31
KR100206875B1 true KR100206875B1 (ko) 1999-07-01

Family

ID=19446079

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950062050A KR100206875B1 (ko) 1995-12-28 1995-12-28 트라이-스테이트구동회로를 갖는 출력버퍼

Country Status (1)

Country Link
KR (1) KR100206875B1 (ko)

Also Published As

Publication number Publication date
KR970055502A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
KR940008718B1 (ko) 직류 전류를 제거한 데이타 출력버퍼
JP2868990B2 (ja) データ出力バッファー
JP3032962B2 (ja) 出力バッファ回路
KR970051131A (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
KR100298182B1 (ko) 반도체메모리소자의출력버퍼
JP3113853B2 (ja) データ出力バッファ回路
KR970055478A (ko) 출력버퍼
KR100206875B1 (ko) 트라이-스테이트구동회로를 갖는 출력버퍼
KR100422821B1 (ko) 출력 버퍼 장치
KR0179930B1 (ko) 출력 버퍼 제어 회로
KR100260396B1 (ko) 전력 소모가 적은 반도체 장치의 출력 버퍼
KR0136421B1 (ko) 잡음을 억제시키는 출력 버퍼
KR100209747B1 (ko) 출력버퍼회로
US6366123B1 (en) Input buffer circuit for low power application
KR100263675B1 (ko) 반도체메모리소자의출력버퍼
KR0171949B1 (ko) 데이타 출력 버퍼
KR100774459B1 (ko) 레벨 쉬프터
KR100209702B1 (ko) 데이타 출력버퍼
KR0179810B1 (ko) 메모리의 출력버퍼회로
KR100236064B1 (ko) 데이타 출력버퍼
JP4370891B2 (ja) 半導体集積回路
JPH0777344B2 (ja) 出力バッファ回路
KR100474587B1 (ko) 센스앰프출력회로
JP2500775B2 (ja) 半導体集積回路
KR100609994B1 (ko) 저 누설전류특성을 가지는 반도체 장치의 데이터 출력회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951228

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19951228

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19980523

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990122

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990410

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990412

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020315

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030318

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040326

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050318

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060320

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20070321

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20080320

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20090327

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20100325

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20100325

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20120309