KR100205212B1 - 반도체 장치의 금확산방법 - Google Patents
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- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 title claims abstract description 62
- 239000010931 gold Substances 0.000 title claims abstract description 62
- 229910052737 gold Inorganic materials 0.000 title claims abstract description 62
- 238000009792 diffusion process Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000010409 thin film Substances 0.000 claims abstract description 16
- FDWREHZXQUYJFJ-UHFFFAOYSA-M gold monochloride Chemical compound [Cl-].[Au+] FDWREHZXQUYJFJ-UHFFFAOYSA-M 0.000 claims abstract description 8
- 238000007598 dipping method Methods 0.000 claims abstract description 5
- 230000000903 blocking effect Effects 0.000 claims description 18
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 abstract 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract 1
- 238000011084 recovery Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000010408 film Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명에 의한 반도체 장치의 금확산 방법은, 고농도 P형 불순물이 도핑된 반도체 기판 상에 저농도 P형 불순물이 도핑된 에핑층을 형성하는 단계와; 상기 에피층 내의 표면 근방에 고농도 N형 불순물 영역을 형성하는 단계와; 상기 고농도 N형 불순물 영역을 포함한 상기 에피층 차단층을 형성하는 단계와 상기 결과 물을 염화금산 용액에 딥하여 상기 반도체 기판의 이면 및 상기 차단층 상에 각각 금박막층을 형성하는 단계; 및 확산 공정을 실시하여 상기 금박막층으로부터 상기 기판 내로 금을 확산시키는 단계로 이루어져, 딥(dip) 방식을 적용한 금확산 공정진행시 고농도 P형 불순물이 도핑된 층으로만 확산이 이루어지게 되므로, 금확산 효율을 증가시킬 수 있게 된다.
Description
본 발명은 반도체 장치의 금확산 방법에 관한 것으로서, 특히 고속의 역회복 시간이 요구되는 반도체 장치인 NP 및 PN 다이오드에 딥 방식을 적용하여 금을 확산시킬 때 야기되는 확산 효율 저하를 막을 수 있도록 한 반도체 장치의 금확산 방법에 관한 것이다.
반도체 소자의 역회복 시간이 길면 반도체 소자가 고속 차단 및 접속 시스템에서 동작할 때 소자 내부에서 발생되는 열로 인하여 결국 소자가 일정 온도 범위를 넘어서게 되면 파괴된다. 그래서 고속 및 접속 시스템에 적용되는 반도체 소자는 시스템에 준하는 역회복 시간이 요구되는데, 이와 같이 빠른 역회복 시간(Trr) 특성을 얻기 위해서 소자 설계 구조에 의한 개선 방법도 있지만 소자의 구조적인 변화만으로는 한계에 이르게 됨으로서 대부분의 고속으로 차단 및 접속할 수 있는 반도체 소자는 전자선 조사, 중금속 확산 등의 공정 기술을 통하여 소자 내부의 국부적인 부분에 소자가 정상 동작시에 발생되는 축적된 소수 캐리어와 재결합할 수 있도록 자리를 만들어 주어 역회복 시간을 단축시킬 수 있다.
종래의 금확산에 의한 역회복 시간 제어는, 통상 금 소스(source)를 NP형이나 PN형의 다이오드에 관계없이 반도체 표면에 데포지션하거나 딥(Dip)한 뒤, 확산 공정을 실시해 주는 방식으로 이루어지고 있다. 도 1에는 이중 본 발명과 직접적으로 관련된 딥 방식을 적용한 금확산 방법에 의해 제조된 다이오드 구조가 제시되어 있다.
도 1의 단면도를 참조하면, 종래의 딥 방식을 적용한 다이오드 제조는 다음의 제 2단계를 거쳐 진행됨을 알 수 있다.
제1단계로서, 고농도 제1도전형의 불순물이 도핑된 반도체 기판(10) 상에 저농도 제1도전형의 에피층(12)을 형성하고, 상기 에피층(12)의 표면이 소정부분 노출되도록 그 위에 절연층(14)을 형성한 다음, 상기 기판 상으로 고농도 제2도전형의 불순물을 이온주입하여 상기 에피층(12) 내에 표면이 노출되는 불순물영역(16)을 형성한다.
제2단계로서, 상기 결과물을 염화금산 용액에 딥하여 상기 기판(10)의 이면과 표면이 노출된 불순물 영역(15) 상에 금박막층(18)을 형성하고, 확산 공정을 실시하여 금박막층(18)으로부터 기판(10) 내로 금을 확산시켜 주므로써, 본 공정 진행을 완료한다.
이 때, 상기 다이오드가 NP 다이오드일 경우에는 제1도전형의 불순물로 P형 불순물이 그리고 제2도전형의 불순물로 N형 불순물(예컨대, 인)이 사용되며, 상기 다이오드가 PN 다이오드일 경우에는 제1도전형의 불순물로 N형 불순물(예컨대, 인)이 그리고 제2도전형의 불순물로 P형 불순물이 사용된다.
그러나, 이러한 방식으로 반도체 장치의 역회복 시간을 제어할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생된다.
즉, PN 다이오드 제조시에는 P형 불순물 영역(16)쪽에서 확산이 실시되기 때문에 별 문제가 발생되지는 않지만, 이 경우에는 금확산 과정에서 기판(24) 이면쪽에 집중적으로 금 소스가 포획되므로 이로 인해 소자의 특성이 변화될 가능성이 있고, 반면 NP 다이오드 제조시에는 N형 불순물 영역(16)쪽에서 확산이 실시되므로 금확산 효율이 떨어지는 문제가 발생하게 된다.
이러한 문제는 확산 공정 진행시 N형 불순물인 인이 확산되는 금을 포획(c아파트ure)하는 성질을 가지기 때문에 유발되는 것으로, 이러한 문제가 야기될 경우 반도체 장치의 스위칭 특성이 저하되는 결과가 초래되므로 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, NP 및 PN 다이오드의 역회복 시간 개선을 위한 금확산 공정 진행시 딥 방식을 적용하되, 차단층을 이용하여 N+형 불순물이 주입된 층으로는 금확산이 이루어지지 않고, P+형 불순물이 주입된 층으로만 금확산이 이루어지도록 공정을 변경해 주므로써, 금확산 효율이 저하되는 것을 막을 수 있도록 한 반도체 장치의 금확산 방법을 제공하는 데 있다.
제1도는 종래 기술로서, 딥 방식에 의해 금확산이 이루어진 경우의 다이오드 구조를 도시한 단면도.
제2도는 본 발명의 제1실시예로서, 딥 방식에 의해 금확산이 이루어진 경우의 NP 다이오드 구조를 도시한 단면도.
제3도는 본 발명의 제2실시예로서, 딥 방식에 의해 금확산이 이루어진 경우의 PN 다이오드의 구조를 도시한 단면도이다.
상기 목적을 달성하기 위하여 본 발명의 제1실시예에서는, 고농도 P형 불순물이 도핑된 반도체 기판 상에 저농도 P형 불순물이 도핑된 에피층을 형성하는 단계와; 상기 에피층 내의 표면 근방에 고농도 N형 불순물 영역을 형성하는 단계와; 상기 고농도 N형 불순물 영역을 포함한 상기 에피층 상에 차단층을 형성하는 단계와; 상기 결과물을 염화금산 딥하여 상기 반도체 기판의 이면 및 상기 차단층 상에 각각 금박막층을 형성하는 단계; 및 확산 공정을 실시하여 상기 금박막층으로부터 상기 기판 내로 금을 확산시키는 단계로 이루어진 반도체 장치의 금확산 방법이 제공된다.
상기 목적을 달성하기 위하여 본 발명이 제2실시예에서는, 고농도 N형 불순물이 도핑된 반도체 기판 상에 저농도 N형 불순물이 도핑된 에피층을 형성하는 단계와; 상기 에피층의 표면이 소정 부분 노출되도록, 상기 결과물 상에 절연층을 형성하는 단계와; 상기 절연층을 마스크로 사용한 불순물 이온주입 공정을 통해, 상기 에피층 내의 표면 근방에 고농도 P형 불순물 영역을 형성하는 단계와; 상기 기판 이면에 차단층을 형성하는 단계와; 상기 결과물을 염화금산 용액에 딥하여 상기 고농도 P형 불순물 영역을 포함한 상기 절연층 상부와 상기 차단층 상에 각각 금박막층을 형성하는 단계; 및 확산 공정을 실시하여 상기 금박막층으로부터 상기 기판 내로 금을 확산시키는 단계로 이루어진 반도체 장치의 금확산 방법이 제공된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2도는 본 발명의 제1실시예로서, 딥 방식에 의해 금확산이 이루어진 경우의 NP 다이오드 구조를 도시한 단면도를 나타내고, 제3도는 본 발명의 제2실시예로서, 딥 방식에 의해 금확산이 이루어진 경우의 PN 다이오드의 구조를 도시한 단면도를 나타낸다.
먼저, 제2도에 제시된 단면도를 참조하여 본 발명의 제1실시예에서 제안된 금확산 방법을 살펴본다. 여기서는 편의상, 상기 금확산 방법을 제2단계로 구분하여 설명한다.
제1단계로서, 고농도 P형 불순물이 도핑된 반도체 기판(20) 상에 저농도 P형 불순물이 도핑된 에피층(22)을 형성하고, 상기 에피층(22)상의 소정 부분에만 선택적으로 고농도 N형 불순물이 이온주입하여 상기 에피층(22) 내에 표면이 노출되는 고농도 N형 불순물 영역(24)을 형성한 다음, 상기 고농도 N형 불순물층(24)의 표면 노출부를 포함한 에피층(22) 상에 규소를 산화시켜 만든 차단층(26)을 형성한다.
제2단계로서, 상기 결과물을 염화금산 용액에 딥하여 상기 고농도 P형 기판(20)의 이면과 차단층(26) 상에 각각 금박막층(28)을 형성하고, 확산 공정을 실시하여 금박막층(28)으로부터 기판 내로 금을 확산시켜 주므로써, 본 공정 진행을 완료한다.
이와 같이, 고농도 N형 불순물 영역(24)의 표면 노출부를 포함한 에피층(22) 상에 산화막 재질의 차단층(26)을 기 형성한 상태에서 딥 방식에 의한 금확산이 이루어지도록 공정을 진행할 경우, 차단층(26)으로 인해 금을 포획하는 성질을 갖는 고농도 N형 불순물 영역(24)쪽으로는 금 소스와 확산이 이루어지지 않고, 고농도 P형 기판(20)쪽으로의 확산만이 이루어지게 되므로 금확산 효율을 증가시킬 수 있게 된다.
다음으로, 도 3에 제시된 단면도를 참조하여 본 발명의 제2실시예에서 제안된 금확산 방법을 살펴본다. 이 경우 역시 이해를 돕기 위하여 상기 금확산 방법을 제2단계로 구분하여 설명한다.
제1단계로서, 고농도 N형 불순물이 도핑된 반도체 기판(30) 상에 저농도 N형 불순물이 도핑된 에피층(32)을 형성하고, 상기 에피층(32)의 표면이 소정 부분 노출되도록 그 위에 절연층(34)을 형성한 다음, 상기 기판 상으로 고농도 P형 불순물을 이온주입하여 상기 에피층(32) 내에 표면이 노출되는 고농도 P형 불순물 영역(36)을 형성하고, 상기 고농도 N형 기판(30)의 이면에 규소를 산화시켜 만든 차단층(38)을 형성한다.
제2단계로서, 상기 결과물을 염화금산 용액에 딥하여 표면이 노출된 고농도 P형 불순물 영역(36)을 포함한 상기 절연층(34) 상부와 상기 기판(30) 이면의 차단층(38) 상에 각각 금박막층(40)을 형성하고, 확산 공정을 실시하여 금박막층(40)으로부터 기판 내로 금을 확산시켜 주므로써, 본 공정 진행을 완료한다.
이와 같이, 고농도 N형 기판(30) 이면에 산화막 재질의 차단층(38)을 기 형성한 상태에서 딥 방식에 의한 금확산이 이루어지도록 공정을 진행할 경우, 차단층(38)으로 인해 고농도 N형 기판(30)쪽으로는 금 소스의 확산이 이루어지지 않게 되므로, 금확산 과정에서 특정 부위(예컨대 고농도 N1-형 기판)에 금 소스가 집중적으로 포획되는 것을 막을 수 있게 되어, 소자의 특성 저하를 사전에 예방할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 다이오드의 역회복 시간 개선을 위한 금확산 공정을 진행할 때, NP 다이오드 제조시에는 저농도 N형 불순물 영역 상에 산화막 재질의 차단층이 형성된 상태에서 금확산이 이루어지도록 하고, 반면 PN 다이오드 제조시에는 고농도 N형 기판 이면에 산화막 재질의 차단층이 형성된 상태에서 금확산이 이루어지도록 공정을 변경해 주므로써, 딥 방식을 적용한 금확산 공정 진행시 고농도 P형 불순물이 도핑된 층에서만 확산이 이루어지게 되므로, 금확산 효율을 증가시킬 수 있게 된다.
Claims (2)
- 고농도 P형 불순물이 도핑된 반도체 기판 상에 저농도 P형 불순물이 도핑된 에피층을 형성하는 단계와; 상기 에피층 내의 표면 근방에 고농도 N형 불순물 영역을 형성하는 단계와; 상기 고농도 N형 불순물 영역을 포함한 상기 에피층 상에 차단층을 형성하는 단계와; 상기 결과물을 염화금산 용액에 딥하여 상기 반도체 기판의 이면 및 상기 차단층 상에 각각 금박막층을 형성하는 단계; 및 확산 공정을 실시하여 상기 금박막층으로부터 상기 기판 내로 금을 확산시키는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 금확산 방법.
- 제1항에 있어서, 상기 고농도 N형 불순물 영역은 인을 이온주입하여 형성하는 것을 특징으로 하는 반도체 장치의 금확산 방법.고농도 N형 불순물이 도핑된 반도체 기판 상에 저농도 N형 불순물이 도핑된 에피층을 형성하는 단계와; 상기 에피층의 표면이 소정 부분 노출되도록, 상기 결과물 상에 절연층을 형성하는 단계, 상기 절연층을 마스크로 사용한 불순물 이온주입 공정을 통해, 상기 에피층내의 표면 근방에 고농도 P형 불순물 영역을 형성하는 단계와; 상기 기판 이면에 차단층을 형성하는 단계와; 상기 결과물을 염화금산 용액에 딥하여 상기 고농도 P형 불순물 영역을 포함한 상기 절연층 상부와 상기 차단층 상에 각각 금박막층을 형성하는 단계; 및 확산 공정을 실시하여 상기 금박막층으로부터 상기 기판 내로 금을 확산시키는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 금확산 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960015837A KR100205212B1 (ko) | 1996-05-13 | 1996-05-13 | 반도체 장치의 금확산방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960015837A KR100205212B1 (ko) | 1996-05-13 | 1996-05-13 | 반도체 장치의 금확산방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970077200A KR970077200A (ko) | 1997-12-12 |
| KR100205212B1 true KR100205212B1 (ko) | 1999-07-01 |
Family
ID=19458526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960015837A KR100205212B1 (ko) | 1996-05-13 | 1996-05-13 | 반도체 장치의 금확산방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100205212B1 (ko) |
-
1996
- 1996-05-13 KR KR1019960015837A patent/KR100205212B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970077200A (ko) | 1997-12-12 |
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