KR100200465B1 - 강유전 성인터럽터블 판독 메모리 - Google Patents
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Abstract
메모리는 전기적으로 병렬로 연결된 제1 강유전성 캐패시터(24) 및 제2 강유전성 캐패시터(26)와 제어 가능한 상이한 분극 상태를 두 강유전성 캐패시터(24 및 26)에 기록하는 기록 회로(28)를 포함한다. 판독 회로(30)는 제1 강유전성 캐패시터(24) 및 제2 강유전성 캐패시터(26)의 저장된 분극의 차이를 감지 한다. 이 감지 회로(30)는 상기 제1 강유전성 캐패시터(24)의 분극 상태를 부분적으로만 절환시키고, 상기 제2 강유전성 캐패시터(26)의 분극 상태를 방해하지 않는다. 판독 이후에 따르는 강유전성 캐패시터(24 및 26)의 원래의 강유전성 분극을 복원하는 복원 회로(31)가 있다.
Description
제1도는 본 발명에 의한 메모리 유닛의 개략도.
제2도는 비파괴성 판독 동안 제각기 연관된 제1도의 강유전성 캐패시터에 대한 2 극성-전압 곡선의 개략도.
제3도는 파괴성 판독 동안 제각기 연관된 제1도의 강유전성 캐패시터에 대한 2 극성-전압 곡선의 개략도.
제4도는 본 발명의 실시예를 이용한 메모리 소자의 제1형의 회로도.
제5도는 본 발명의 실시예를 이용한 메모리 소자의 제2형의 회로도.
* 도면의 주요부분에 대한 부호의 설명
20 : 메모리 유닛 22 : 메모리 셀
24 : 제1 강유전성 캐패시터 26 : 제2 강유전성 캐패시터
28 : 기록 회로 30 : 감지 회로
31 : 리플레시 회로
본 발명은 랜덤 액세스 메모리에 관한 것으로, 특히 판독시 저장 정보의 손실없이 인터럽트가 가능한 메모리에 관한 것이다.
많은 군용 및 몇몇 민간용 시스템들은 비휘발성이며 파괴에 기인한 데이타의 소멸을 방지하는 랜덤 액세스 메모리의 데이타 저장 능력을 필요로 한다. 비휘발성 메모리는 잠시 동안 전원이 꺼졌을 때에도 저장된 데이타를 보유한다. 그러한 비휘발성 메모리들은 종종 데이타가 저장될 때 메모리 소자에서 발생되는 물리적 변화에 기초하는데, 그 물리적 변화는 정전시에 전환되거나 임의화되지 않는다.
강유전성 물질들을 비휘발성 메모리에서 사용하기 위해 성공적으로 개발되어 왔다. 강유전성 물질은 자기장이 인가된 강자성 물질에서 발생하는 변화와 유사한 방식으로 전기장의 인가시에 물리적 상태가 변하는 물질이다. 강유전성 물질은 그물리적 상태가 자기장보다는 오히려 전압의 인가에 의해 제어될 수 있으며, 정전 후에도 측정 가능한 물리적 상태가 유지되며, 전력 소모가 극히 적은 크기의 메모리 소자들이 마이크로 일렉트로닉스 제조 기술에 의해 제조될 수 있는 이점들을 갖는다.
랜덤 액세스 메모리는 파괴성 판독(destructive readout; DRO) 및 비파괴성 판독(nondestructive readout; NDRO)으로 분류될 수 있다. 파괴성 판독 메모리에서는, 메모리 유닛의 물리적 상태가 판독시에 변화되어, 추가적인 조치가 취해지지 않는 한, 저장된 데이타 값이 메모리에서 소멸된다. 이러한 정보의 소멸을 피하기 위해서, 저장된 데이타가 다음 판독 중에 유용하도록, 저장된 값은 각각의 판독 후에 리플레시되어야 한다. 데이타의 리플레시가 없는 경우에는 데이타를 단 한번만 판독할 수 있다.
많은 응용예에서, 리플레시는 판독/리플레시 사이클 중 한 정규 부분으로서 확실히 이루어진다고 가정할 수 있다. 따라서, 파괴성 판독 메모리들은 그러한 상태에서 이용될 수 있다. 그러나, 다른 응용예에서, 판독이 완료되는 순간과 리플레시가 정상적으로 발생하는 순간 사이의 짧은 시간 간격에 시스템이 받은 파괴가 있을 수 있기 때문에 그러한 가정은 성립될 수 없다. 그러한 파괴는 예를 들어, 민간 시스템에서는 전력 중단을 발생시키고 군용 시스템에서는 핵 사고를 일으킬 수 있다.
현재까지, 강유전성 파괴성 판독 메모리들은 개선 및 응용되어 왔다. 몇몇 응용예에서는 유용하다 할지라도, 그러한 메모리들은 시스템들이 파괴의 영향을 견뎌내야 하는 제한값을 갖는다. 비파괴성 판독(NDRO) 강유전성 메모리는 장시간의 정전(power outage)동안 메모리 상태가 유지되어야 하며, 또한 메모리의 내용이 판독되면서 발생할 수 있는 짧은 다수의 파괴 동안 안정되어야 하는 상황에서 응용된다. 여러 비파괴성 판독 메모리 방식들이 제안되었다. 그러나, 어떤 것도 분극(polarization)의 부분적 절환(partial switching)을 기초로 하거나 요하는 것은 없다.
본 발명은 강유전성을 기초로 한 비휘발성 메모리를 제공한다. 또한, 본 메모리는 비파괴성 판독 방식이며, 반복적인 파괴에도 데이타의 손실없이 안정적이다. 본 메모리는 재기록(rewriting)없이 다수의 파괴 이후에도 강력하고 유용한 판독 신호를 제공한다. 본 메모리는 전력 소모가 적고 소형이다. 이는 마이크로 일렉트로닉 제조 기술을 이용해서 제조되므로 대규모의 메모리 어레이가 만들어질 수 있다. 본 메모리는 방사선 손상에 대해 단련되고 안정한 형태로 제공될 수 있다.
본 발명에 의하면, 메모리는 병렬 배치된 한 쌍의 강유전성 캐패시터를 포함한다. 메모리는 단일 입력 신호를 이용하여 2개의 상이한 분극 상태를 2개의 강유전성 캐패시터에 기록하는 수단을 가지는데, 2개의 상이한 분극 상태는 이진수 0과 1을 나타낸다. 메모리는 또한 두 강유전성 캐패시터에 저장된 분극의 차이를 감지하는 수단을 포함하는데, 이 감지 수단은 강유전성 캐패시터의 분극 상태의 부분적절환(partial switchin g)만을 초래한다.
강유전성 캐패시터를 기본적 데이타 저장 소자로 사용하면 메모리가 비휘발성이 된다. 강유전성 상태는 기록 필드와 반대 방향인 입력 필드의 인가하에서만 그 방향이 변하므로, 저장된 정보는 정전시에도 유실되지 않는다. 감지 수단이 두 강유전성 캐패시터의 분극의 차이를 판독하도록 작동할 때, 저장된 분극의 일부분만이 모두 분극된 강유전성 캐패시터에서 중간의 안정 상태로 절환된다.
분극이 완전히 포화된 상태로 복원되기 전에 판독 싸이클이 인터럽트되는 경우, 데이타가 유실되는 것이 아니라, 안정된 잔류 분극에 저장된 상태를 유지된다. 정상 동작 상태에서, 이러한 NDRO 메모리는 한 캐패시터의 저장된 분극의 감소를 감지하고, 판독의 완료와 함께 저장 분극을 복원시키며, 데이타가 손실 없이 여러 회의 인터럽트 판독을 견뎌 낸다. 유사한 파괴성 판독 메모리에서 감지 수단이 두 강유전성 캐패서터의 분극의 차이를 판독하도록 동작할 때, 두 캐패시터는 데이타가 재기록되기 전까지 동일한 포화 분극 상태로 유지된다. 정상 동작 상태에서, 이러한 DRO 메모리는 한 캐패시터에서의 저장 분극의 총 반전(reversal)을 감지하여, 판독 완료와 함께 저장 분극을 재기록하지만, 데이타의 손실 없이는 인터럽트 판독을 견뎌내지 못한다.
NDRO 메모리의 회로 구성을 신중히 선정함으로써, 메모리 소자는 강유전성 캐패시터를 리플레시하지 않고도 복수 번 판독될 수 있다. 이러한 복수 판독 능력은 각각의 판독과 동시에 필수적으로 파괴가 발생하더라도 리플레시 없이 저장 데이타를 복수 번 판독할 수 있다는 것을 의미한다.
주어진 인가 구동 전압에 대해, 강유전성 캐패시터의 정전 용량은 현재의 분극 상태에 의존한다. 구동 전압의 극성이 완전히 포화된 분극의 방향을 따라 필드를 생성한다면, 유효 정전 용량은 최소가 된다. 어떤 다른 분극 상태에서도, 강유전성 캐패시터의 유효 정전 용량은 최소치보다는 크다.
양호한 실시예에서, 메모리는 강유전성 캐패시터에 기록 또는 판독하기 위해 선형 캐패시터와 직렬 접속된 각각의 강유전성 캐패시터를 소여-타워(Sawyer-Tower) 회로에 포함시키는 것에 의해 구현된다. 강유전성 캐패시터 및 선형 캐패시터의 정전 용량과 인가 구동 전압은 (1) 구동 전압과 선형 캐패시터의 정전 용량의 곱이 절환 가능한 강유전성 분극보다 작고, (2) 최소 정전 용량 상태에서의 강유전성 캐패시터 양단의 최대 전압이 분극을 포화시키도록 선택된다. 강유전성 물질(Y1)에 대해, 최대 전압은 강유전성 캐패시터의 항전압(coercive voltage)의 2.5 내지 3배 이다. 구동 전압에 의해 생성된 필드와 반대 방향인 완전 포화 분극을 가진 강유전성 패캐시터에 있어서, 분극이 반대 방향으로 완전히 포화되기 이전의 구동 전압 인가 혹은 펄스의 최소 수는 절환 가능한 분극을 감지 정전 용량과 구동 전압의 곱으로 나눈 것보다 크다.
본 발명은 랜덤 억세스 메모리 분야에서의 발전을 제공한다. 본 발명의 메모리는 비휘발성이며, 비파괴성 판독을 이용하여 저장 데이타의 판독시 발생하는 파괴에 견딘다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 단일 비트의 정보를 저장하기 위한 본 발명에 의한 메모리 유닛(20)을 개략적인 형태로 도시한다. 메모리 셀(22)은 제1 강유전성 캐패시터(24) 및 제2강유전성 캐패시터(26)를 포함한다. 강유전성 캐패시터(24 및 26)는 기록 회로(28) 및 감지 회로(30)에 전기적으로 병렬 접속된다. 강유전성 캐패시터를 기본 메모리 저장 소자로 사용하는 것은 메모리 유닛을 비휘발성으로 만든다. 메모리에 데이타를 기록하는 것은 강유전성 캐패시터 내에 물리적 도메인 분극을 생성한다. 이 분극은 기록 전압이 제거되더라도 파괴되지 않는다.
본 발명의 바람직한 실시예의 기초가 되는 원리가 제2도에 도시되어 있다. 메모리 셀의 두 강유전성 캐패시터(24 및 26)는 각각의 분극-전압 곡선(32 및 34)에 의해 표현된다. 메모리 유닛(20)의 동작에 있어서, 단일 비트의 정보가 기록 회로(28)에 의해 메모리 셀(22) 안에 저장된다. 선택된 데이타 비트 값(즉, 1 혹은 0)을 기초로 하여, 기록 회로(28)는 강유전성 캐패시터(24, 26)가 서로 반대인, 완전 포화된 분극 상태를 갖도록 전압을 인가한다. 이러한 분극 상태는 인가 기록 전압이 제거된 후에도 유지된다.
메모리 셀(22)에 저장된 정보를 감지할 때, 감지 전압이 인가되어 두 강유전성 캐패시터중 한 캐패시터의 분극의 일부가 반대의 상태로 절환된다. 제2도에서, 좌측의 히스테리시스(hysteresis) 곡선은 최소 정전 용량 상태의 강유전성 캐패시터에 대한 분극-인가 필드 영역을 도시하는데, 강유전성 패캐시터 양단의 전압은 최대에 이른다. 설계에 의해, 감지시에 단지 강유전성 캐패시터중 하나의 분극 상태의 부분적 절환만이 수행되는 것이 강조된다. 바람직한 실시예에서, 감지 전압은 반대로 분극된 강유전성 캐패시터의 분극 상태의 완전한 절환이 아닌 부분적 절환만을 달성할 수 있도록 강유전성 용량 및 다른 회로 파라미터와 관련하여 선택된다. 이러한 부분 절환 상태는 감지 완료 후에도 강유전성 캐패시터의 물리적 분극 상태가 유지된다는 점에서 안정적이다. 그러므로, 저장 데이타는 메모리 유닛에 보존되며, 데이타 상태의 리플레시 대신에 다른 추가적인 조치 없이도 다시 판독될 수 있다. 그러므로, 이런 방법은 비파괴성 판독 또는 NDRO라고 한다.
제3도는 제2도에 비교되는 분극 곡선을 도시하는데, 본 발명의 범위에 속하지 않고 본 실시예와는 구별되는 다른 판독 실시예에 대한 것이다. 이 판독 실시예는 파괴성 판독 혹은 DRO 라고 하는데, 감지시 반대로 분극된 강유전성 캐패시터의 분극 상태의 완전한 절환을 이용한다. 판독의 결과는 두 강유전성 캐패시터가 동일 방향으로 완전히 분극된다. 저장된 데이타가 판독 즉시 강유전성 캐패시터의 상태에서 물리적으로 실현되지 않으므로, 저장된 데이타는 NDRO 와 같은 의미에서 안정하지 않다.
NDRO 및 DRO 에 있어서, 종래의 방법은 감지 회로(30)에 의한 판독이 완료된 이후에 메모리 셀의 상태를 리플레시하는 것이다. 즉, 감지 데이타가 기록 회로(28)에 효과적으로 전송되고 차후의 리콜(recall)을 위해 메모리 셀(22)에 재기록되는데, 이런 공정을 리플레시라고 하고 제1도에는 리플레시 회로(31)를 도시한다. 따라서, 대부분의 예에서, NDRO 및 DRO는 만족할 만한 결과를 나타낸다.
그러나, 리플레시가 완료되기 전에 전기적으로 파괴적인 순간적 사고가 발생한다면, DRO 시스템 내에 저장된 데이타는 상실된다. 리플레시가 완료되지 않고 고유 데이타가 DRO 의 감지 과정 동안에 제거되므로, 어떤 다른 메모리 구조가 이용되지 않으면 그 데이타를 복원하는 것은 불가능하다. 대조적으로, NDRO에서는 강유전성 캐패시터의 물리적 상태는 분극 상태가 부분적으로만 변하므로 판독 동안 데이타를 보존한다. 리플레시가 완료되지 않더라도, 데이타는 다음 판독에서 감지할 수 있다.
제2도에서 도시된 바와 같이, 분극 상태의 부분적 절환은 회로 설계상에 2가지 제한을 함으로써 달성된다. 첫째, 비절환(nonswitching) 또는 최소 정전 용량 상태에 있을 때의 유전성 캐패시터의 양단에 인가되는 전압이 캐패시터의 분극을 포화시킬 수 있을 만큼 충분하다는 것이다. 둘째, 회로가, 임의의 판독 전압의 인가에 대해 유전성 캐패시터로부터 절환될 수 있는 분극의 양을 제한하도록 설계된다는 것이다. 이러한 제한은 유효 분극보다 작아야 한다. 리플레시 없이 인터럽트될 수 있는 최소의 판독 수는 상기 제한된 절환 가능한 분극으로 상기 유효 최대 분극을 나눈 값이다. 연속적인 인터럽트 판독(즉, 리플레시가 없는 판독)시, 어느 시점에 절환 강유전성 캐패시터가 비절환 강유전성 캐패시터가 되고, 저장 데이타가 더 이상 성공적으로 판독될 수 없을 때까지 절환 강유전성 캐패시터 양단의 전압은 증가한다.
이러한 방법에 따르면 소정의 분극의 반전 및 전하의 이동이 필요하므로, 리플레시 없는 NDRO 방법을 이용한 판독의 횟수에는 실질적인 제한이 따른다. 그 제한은 차 분극을 탐지하는 감지 회로의 감도에 기인한다. 본 발명자는 리플레시 없이 10내지 12번의 판독 능력을 가진 본 NDRO 메모리 발명의 원형을 구성했다. 대부분의 응용에서, 그런 능력은 감지와 리플레시 중간에서 발생하는 파괴에 의한 데이타의 손실에 대항하는 매우 만족할 만한 방안을 제공한다.
제4도는, 물론 다른 회로도 가능하지만, 마이크로 일렉트로닉 공정 기술에 의한 대규모 메모리 어레이의 공정과 동등한 형태의 NDRO 메모리 유닛을 구현하는 양호한 회로를 도시한다. 메모리 유닛(50)은 제1 강유전성 캐패시터(52) 및 제2 강유전성 캐패시터(54)를 포함한다. 바람직하게도, 두 강유전성 캐패시터들은 가능한한 거의 동일하나 특성에서의 차이가 메모리 셀을 동작 불가능하게 하지는 않는다. 강유전성 캐패시터(52 및 54)의 각 입력(56 및 58)은 공통 구동선(60)에 연결되는데, 이 구동선은 시간-종속 전압의 전압 소스(62)와 접속된다.
제1 감지 캐패시터(66)는 제1 강유전성 캐패시터(52)의 출력(70)에 연결된 제1 단자(68)를 가진다. 제1 감지 캐패시터의 제2 단자(72)는 기준 전압에 연결되는데, 여기서 기준 전압은 편의상 접지로 선정되었으나 다른 안정한 기준값을 가질 수 도 있다. 유사하게, 제2 감지 캐패시터(74)는 제2 강유전성 캐패시터(54)에 접속된 제1 단자(76)를 가진다. 제2 감지 캐패시터(74)의 제2 단자(80)는 기준 전압, 여기서는 접지에 접속된다.
래칭 감지 증폭기(82)는 제1 강유전성 캐패시터의 출력(70)과 통하는 제1 입력(84) 및 제2 강유전성 캐패시터의 출력(78)과 통하는 제2 입력(86)을 가진다. 감지 증폭기는 출력(70 및 78)을 흐르는 적분된 전류의 차이의 크기를 증폭하고, 어떤 출력(70 및 78)이 저장된 데이타의 정체(예를 들면, 1 혹은 0)를 나타내는 적분된 더 큰 전류를 가지는 가를 감지 한다. 그 정보는 정보 교환과 리플레시 동작을 위해 데이타 출력에 래치된다.
제1 초기화 회로(88)는 래칭 감지 증폭기(82)의 제1 입력(84)과 통하고, 제2 초기화 회로(90)는 제2 입력(86)과 통한다. 초기화 회로(88 및 90)는 각 감지 증폭기 입력(84 및 86)에 대한 두가지(하이 혹은 로우) 기준 전압중의 하나를 제어 가능하게 래치 한다. 이 기준 전압은 상당히 상이하여 감지 증폭기는 래치 회로의 인가에 대한 공급원의 레일에 대한 차이를 쉽게 감지하고 증폭할 수 있다.
도시된 바와 같이, 캐패시터 각 쌍(52 와 66) 혹은 (54 와 74)는 소여-타워회로라고 칭하는 회로 소자 내에 정렬된다. 전압(Va)이 정전 용량 (Cfe)인 강유전성 캐패시터(52 및 54)와 정전 용량이 (Cs)인 선형 감지 캐패시터(66 및 74)의 양단에 인가된 회로 소자에서, 강유전성 캐패시터 양단의 전압 (Vfe)은 Vfe= Cs(Va/(Cs+Cfe))이다. 강유전성 캐패시터의 정전 용량은 강유전성 분극 상태와 관련이 있고, 그러므로 두 강유전성 캐패시터 양단의 전압은 제4도에서 메모리 셀로 이용되는 두 소여-타워 회로와는 상이하다. 강유전성 캐패시터의 양단에 걸친 최대 전압은 Cfe가 최소일 때 발생하고, 강유전성 캐패시터의 양단에 걸친 최소 전압은 Cfe가 최대일 때 발생한다. 두 강유전성 캐패시터의 모든 NDRO 판독에 있어서, 한 캐패시터가 최대의 전압이면 판독 전압 (Va)의 인가 동안 약간의 분극이 절환 된다는 사실 때문에 다른 캐패시터는 낮은 전압을 가질 것이다.
강유전성 캐패시터로부터 절환될 수 있는 최대 분극은 강유전성 캐패시터의 정전 용량이 감지 캐패시터(Cs)의 정전 용량에 비해 훨씬 크다는 것을 가정함으로써 얻어진다. 분극의 량은 Cs와 Va의 곱이다.
감지 증폭기에 의해 감지된 전압은 인가 전압과 강유전성 캐패시터 양단의 전압의 차이값이다.
양호한 설계에 있어서, Cs값이 선정되어서, 구동선 전압(Va)의 인가 시에 분극이 절환되지 않도록 강유전성 캐패시터의 강유전성 분극이 포화될 때, Va- Vsa= 3Vfe인데 여기서 Vsa는 감지 증폭기에서의 전압이며, Vfe는 강유전성 캐패시터 양단의 전압이다. 제4도의 메모리 유닛의 한 실험적 실시예에서, Va는 5볼트이다. Cs는 Va- Vsa가 1.5볼트가 되도록 선정된다. Cs는 그러므로 0.65 pf(피코 패럿)이다. 상기와 같은 파라메터의 선정으로, Cfe는 분극 상태 및 인가 전압에 의존해서 1.25 pf에서 13 pf까지 변한다.
(이 파라메터의 선정은 소여-타워 회로 소자를 이용한 DRO 메모리가 선정한 파라메터와 비교될 수 있다. 그런 경우, 감지 캐패시터의 정전 용량은 강유전성 캐패시터의 정전 용량보다 훨씬 크도록 선정되어서, 모든 경우에 있어서 강유전성 캐패시터 양단의 전압은 인가 전압에 거의 동일하다. 그러므로, 예를 들면, 감지 캐패시터의 정전 용량이 약 3 pf으로 선정되면, 강유전성 캐패시터의 포화 정전 용량은 약 0.6 pf이다.)
제4도의 메모리 유닛으로 되돌아가서, 메모리 유닛에 데이타를 기록하기 위해 감지 증폭기의 래치는 디스에이블(disable)이 되고 초기화 회로(88 및 90)는 소망하는 데이타에 대한 적당한 기준 레벨을 제공한다. 그러므로, 데이타를 기록(혹은, 판독)하기 전에, 감지 증폭기에 대한 입력은 기지의 전압에 연결되는데, 이는 프리차징(precharging)이라 칭하는 단계이다. 예를 들면, 데이타 1에 대한 회로(88)의 기준 전압은 하이 이고 회로(90)의 기준 전압은 로우 이며, 데이타 0에 대한 회로(88)의 기준 전압은 로우 이고 회로(90)의 기준 전압은 하이 이다. 그 입력 상태는 구동선(60)에 소망하는 상태에 대한 감지 증폭기의 하이 측의 캐패시터에 분극을 기록하는 어떤 전압도 인가하지 않으면서 감지 증폭기 내부로 래치된다. 감지 증폭기의 로우 측의 캐패시터에 기록하기 위해서 전압 소스(62)로부터 구동선(60)에 펄스가 인가된다. 구동선의 펄스 전압이 제거된 후에, 감지 증폭기(82)의 래치가 해제(released)된다. 이로써 데이타 기록 동작이 완료된다.
메모리 유닛(50)으로부터 데이타를 판독하고 메모리 유닛(50)을 리플레시하기 위해, 초기화 회로(88 및 90)는 감지 증폭기의 입력을 동일하게 기준값을 설정하고 디스에이블되어서 회로에 전하량을 미리 축적한다. 전압 펄스에 서로 반대로 분극된 두 강유전성 캐패시터(52 및 54)중의 단지 하나의 강유전성 분극의 부분적 절환에 영향을 주기 위해 전압 펄스가 전압 소스(62)로부터 구동선(60)까지 인가된다. 구동선의 펄스가 제거되기 전에, 감지 증폭기(82)는 래치 되고, 저장된 데이타가 1혹은 0의 특성을 나타내는 래치의 상태는 데이타의 판독을 요하는 외부 회로와 통된다. 구동선의 펄스가 제거되면, 래치된 감지 증폭기의 출력은 분극을 복원해서 캐패시터를 리플레시를 수행하도록 부분적으로 감극(depolarized)한다. 감지 증폭기(82)의 래치는 해제되어 판독 및 리플레시를 완료한다. 판독이 구동선 펄스의 인가동안 인터럽트 된다면, 메모리 유닛(50)의 데이타는 소실되지 않는다. 메모리의 리플레시 이전에 적어도 몇 번은 후에 리콜될 수 있다.
상기의 양호한 실시예에서, 감지동안 구동선 전압을 인가할 때 단지 부분적인 전하의 절환만이 발생하도록 특정 기준에 맞게 강유전성 캐패시터(52 및 54)와 감지 캐패시터(66 및 74)의 특성, 및 전압 소스(62)로부터의 구동선 전압은 선정된다. 제1 감지 캐패시터(66) 및 제2 감지 캐패시터(74)의 정전 용량은 동일한 값(Cs)이다. 전압 소스(62)로부터 인가된 구동선 전압과 Cs의 곱한 값은 각 강유전성 캐패시터(52 및 54)의 절환 가능한 강유전성 분극의 절반보다도 적다. 강유전성 캐패시터가 최소 정전 용량의 상태일 때(즉, 최소 정전 용량 혹은 거의 최소 정전 용량상태), 각 유전성 캐패시터(52 및 54) 양단의 최대 전압은 분극을 포화하기 위해 선정된다. 강유전성 캐패시터의 제조에 이용되는 아래에 설명되는 선정의 (Y1) 물질에 있어서, 최대 전압은 강유전성 캐패시터의 항전압의 2.5 내지 3.5배로서 양호하게는 3배 이다. 최대 전압(Vmax)은 초기에 정한 강유전성 캐패시터의 최소 정전 용량(Cfem)의 값으로 정의한다. 이는 Vmax=Cs(Va/(Cs+Cfem))으로 계산되는 데, Cb는 기준 캐패시터의 정전 용량이며 Va는 인가 전압이다.
전술한 설명은 데이타의 단일 비트를 저장하기 위한 단일 메모리 셀에 관련된다. 강유전성 캐패시터(52 및 54) 및 감지 캐패시터(66 및 74)를 포함하는 메모리 셀 회로는 효과적인 다중 메모리 셀이 다중 데이타 비트를 저장하는 데 필요한 만큼 자주 반복될 수 있다. 전압 소스(62), 감지 증폭기(82), 및 초기화 회로(88 및 90)는 다중 메모리 셀에서 공통적이고 필요에 의해 연결된다. 그런 메모리 셀의 배열에서, 개별 셀은 종래의 어드레싱(addressing) 기법을 이용해서 어드레스한다.
제5도는 본 실시예의 변형을 설명한다. 메모리 유닛(100)은 제2 강유전성 캐패시터(54)가 기준으로 이용되는 표준 선형 캐패시터(102)로 대치된 것을 제외하고는 메모리 유닛(50)과 동일하다. 이는 캐패시터의 하나만이 강유전성 캐패시터일 필요가 있다는 것이다.
제4도의 실시예에서, 회로의 동작 파라메터 및 구성요소의 값은 감지동안 부하의 부분적 절환만 보장하도록 주의해서 선정되어야 한다. 강유전성 캐패시터(52)가 거의 최소 정전 용량 상태일때(즉, 최소 혹은 거의 최소 정전 용량 상태), 강유전성 캐패시터(52) 양단의 최대 전압은 분극을 포화하기 위해 선정된다. 강유전성 캐패시터의 제조에 이용되는 선정의 (Y1) 물질에 있어서, 최대 전압은 강유전성 캐패시터의 항(coercive)전압의 2.5에서 3.5 배, 가장 근사하게는 3배 이다. 기준 캐패시터(102)의 정전 용량은 강유전성 캐패시터(52)의 최소 정전 용량 보다 크지만, 인가 전압을 소스(62)로부터 구동선 전압에 의해 생성된 필드에 반대되는 포화 분극을 가진 강유전성 캐패시터까지의 제2 인가와 연관된 효율적인 강유전성 정전 용량보다는 작다. 이 접근법은 데이타가 손실되기 이전의 가능한 인터럽트의 횟수를 줄인다. 기준 캐패시터의 정전 용량은 최적의 성능을 제공하기 위하여 조절된다. 선정적 회로가 전압 분배기의 정전 용량을 대신해서 안정한 전압 기준을 제공한다. 예를 들면, 안정하고 제어 가능한 기준 전압이 제2 초기화 회로로부터 인가될 수 있다.
강유전성 캐패시터(52 및 54)가 강유전성 물질로 제조된다. 양호한 강유전성 물질은 시메트릭스사(Symetrix Corpration)의 상용인 적층 초격자 강유전성 물질인데, 이는, 예를 들면, PCT 공개 공보 WO93/12542, WO93/12538 및 WO93/10627에 설명된다. (Y1)은 일반적으로 다음 성분을 가지는데,
(Alw1)+al(A2w2)+a2...(Ajwj)+sj
(Slx1)+sl(s2x2)+s2...(Skxk)+sk
(Bly1)+b1(B2y2)+b2...(Bly1)+bl
(Qz)-2
여기서 A1, A2, ...Aj 는 페로브스카이트형 구조(perovskite-like structure)의 A-사이트 성분, S1, S2, ...Sk 는 초격자 발생기 성분, B1,B2, 및 B1은 페로브스카이트형 구조의 B-사이트 성분이며, Q는 음이온(anion), 첨자들은 페로브스카이트형 구조의 단위셀 내에서의 성분의 원소의 평균 개수를 나타내며, 최소한 w1 및 y1은 영이 아니다. A-사이트 성분의 예로는 스트론티움(strontium), 칼슘(calcium), 바륨(barium), 비스무스(bismuth), 카드뮴(cadmium), 및 납(lead)이며 B-사이트 성분의 예로는 티타늄(titanium), 탄타륨(tamtalum), 하프니움(hafnium), 텅스텐(tungsten), 니오비움(niobium), 및 지르코늄(zirconium)이고; 초격자 발생기 성분의 예로는 비스무스(bismuth), 스캔디움(scandium), 이트리움(yttrium), 랭타늄(lanthanum), 안티모니(antimony), 크로미움(chromium), 및 탈리움(thallium)이며; 음이온의 예는 산소, 염소, 및 불소를 포함한다.
(Y1)과 같은 적층 초격자 강유전성 물질은 분극 특성 중의 퍼티그(fatigue)에 고저항성을 가진다. 다른 많은 강유전성 물질은 강유전성 메모리 소자에서 요구되는 형태의 수차례의 상태 절환 이후의 분극 특성에 있어서의 디그래데이션(degradation)을 나타낸다. (Y1)과 같은 물질은 그리 많은 퍼티그에 의한 디그래데이션을 나타내진 않는다.
다른 공지된 강유전성 물질도 본 발명에서 동작 가능하다. KNO3[포타시움니트래이트(potassium nitrate)], PbLa2- ZrO2- TiO2(PLZT), PbTiO3- PbZrO3[리이드 지르코네이트 티타네이트(lead zirconate titanate) 혹은 PZT], 및 PbTiO3[리이드 티타네이트(lead titanate)]등을 예로 들 수 있다.
상기 접근법을 이용하는 원형(prototype) NDRO 256-비트 랜덤 억세스 메모리가 구성되고 성공적으로 동작된다. 강유전성 캐패시터는 크기가 15 x 15 마이크로메터 이며 (Y1) 물질로 제조된다. 퍼티그가 없는 비휘발성 동작이 1012기록/판독 주기 동안 시연되었다. 일련의 메모리 테스트 과정에서, 과도 인터럽트가 감지/판독의 기간 동안 다양한 지점에서 도입되었다. 모든 경우에서 원형은 리플레시 없이 3번 혹은 그 이상의 인터럽트 동안 성공적으로 동작한다.
본 발명의 특정 실시예가 도식화를 위해 상세히 설명되었지만, 다양한 변형물과 강화물이 본 발명의 기술 사상 및 범위를 넘지 않고도 제조가 가능하다. 따라서, 본 발명은 다음의 청구 범위에 의해 제한되지 않는다.
Claims (8)
- 메모리에 있어서, 최소의 강유전성(ferroelectric) 정전 용량을 가진 강유전성 캐패시터; 상기 강유전성 캐패시터와 병렬 배치되고, 상기 강유전성 캐패시터의 상기 최소 강유전성 정전 용량보다 큰 정전 용량을 가진 기준 캐패시터; 단일 입력 신호를 사용하여 제어 가능하게 상이한 포화 분극 상태(saturation polarization states)를 상기 강유전성 캐패시터에 기록하는 기록 회로; 상기 강유전성 캐패시터와 상기 기준 캐패시터의 정전 용량의 차이를 감지하여, 상기 강유전성 캐패시터가 상기 기준 캐패시터보다 큰 정전 용량 상태에 있을 때에는 상기 강유전성 캐패시터의 분극 상태를 부분적으로 절환시키고, 상기 강유전성 캐패시터가 최소 정전 용량 상태에 있을 때에는 상기 강유전성 캐패시터의 분극 상태를 변화시키지 않음으로써, 상기 강유전성 캐패시터의 정전 용량을 상기 기준 캐패시터의 정전 용량보다 크게 유지시키는 감지 회로를 포함하는 것을 특징으로 하는 메모리.
- 제1항에 있어서, 상기 기준 캐패시터는 강유전성 캐패시터인 것을 특징으로 하는 메모리.
- 제1항 또는 제2항에 있어서, 상기 감지 회로의 동작에 따라 상기 강유전성 캐패시터의 최초의 강유전성 분극을 복원하는 복원회로를 더 포함하는 것을 특징으로 하는 메모리.
- 제1항 또는 제2항에 있어서, 상기 제1 강유전성 캐패시터는 제1 강유전성 캐패시터 입력 및 제1 강유전성 캐패시터 출력을 포함하고, 제1 강유전성 캐패시터 정전 용량을 가지고 있으며, 상기 기준 캐패시터는 기준 캐패시터 입력 및 기준 캐패시터 출력을 포함하고, 기준 캐패시터 정전 용량을 가지고 있으며, 상기 기록 회로는 상기 제1 강유전성 캐패시터 입력 및 상기 기준 캐패시터 입력에 접속된 구동선(drive line); 및 상기 구동선에 접속되며, 상기 제1 강유전성 캐패시터 출력이 기준 포텐셜에 있고, 상기 기준 캐패시터 출력이 기준 포텐셜에 있을 때에 상기 제1 강유전성 캐패시터 및 상기 기준 캐패시터를 포화시키기에 충분한 전압 출력을 가지는 시간-종속인가 구동선 전압 소스를 포함하고, 상기 감지 회로는 상기 제1 강유전성 캐패시터 출력에 접속된 제1 감지 캐패시터 단자 및 기준 제1 감지 캐패시터 제2 단자를 구비하며, 제1 감지 캐패시터 정전 용량을 가지는 제1 감지 캐패시터; 상기 기준 캐패시터 출력에 접속된 제2 감지 캐패시터 단자 및 기준 제2 감지 캐패시터 제2 단자를 구비하며, 제2 감지 캐패시터 정전 용량을 가지는 제2 감지 캐패시터; 및 감지 증폭기를 포함하며, 상기 감지 증폭기는 상기 제1 강유전성 캐패시터 출력에 접속된 제1 감지 증폭기 입력, 및 상기 제2 강유전성 캐패시터 출력에 접속된 제2 감지 증폭기 입력, 상기 감지 증폭기의 상태를 래치하기 위한 래치, 상기 감지 증폭기의 래치 상태를 위한 제어식 이니셜라이져(initializer) -상기 래치된 감지 증폭기의 하이(high) 출력은 제로 포텐셜에서 상기 제1 감지 증폭기 입력과 구동선 사이에 접속된 상기 제1 강유전성 캐패시터를 포화시키기에 충분하며, 또한 제로 포텐셜에서 상기 제2 감지 증폭기 입력과 구동선 사이에 접속된 상기 기준 캐패시터를 포화시키기에 충분함-, 및 상기 제1 감지 증폭기 입력 및 상기 제2 감지 증폭기 입력을 제어 가능하게 기준으로 하는 프리차지(precharge)회로를 포함하고, 상기 제1 강유전성 캐패시터의 정전 용량, 상기 기준 캐패시터의 정전 용량, 상기 제1 감지 캐패시터의 정전 용량, 상기 제2 감지 캐패시터의 정전 용량, 및 상기 구동선 전압은 시간-종속 인가 구동선 전압 소스의 인가시에 절환 전하량을 제한하도록 선택되어, 상기 구동선 전압과 상기 제1 감지 캐패시터의 정전 용량의 곱이 상기 제1 강유전성 캐패시터의 절환 가능한 강유전성 분극의 절반보다 적고, 상기 구동선 전압과 상기 기준 캐패시터의 정전 용량의 곱이 상기 기준 캐패시터의 절환 가능한 강유전성 분극의 절반보다 적으며, 거의 최소 정전 용량 상태의 상기 제1 강유전성 캐패시터 양단의 최대 전압이 상기 제1 강유전성 캐패시터의 분극을 포화시키고, 거의 최소 정전 용량 상태의 상기 기준 캐패시터 양단의 최대 전압이 상기 기준 캐패시터의 분극을 포화시키는 것을 특징으로 하는 메모리.
- 제1항 또는 제2항에 있어서, 상기 제1 강유전성 캐패시터 양단의 최대 전압이 상기 강유전성 캐패시터의 항(coercive)전압의 약 2.5배 내지 3.5배이며, 상기 기준 캐패시터 양단의 최대 전압이 상기 기준 캐패시터의 항전압의 약 2.5배 내지 3.5배인 것을 특징으로 하는 메모리.
- 제1항 또는 제2항에 있어서, 상기 제1 강유전성 캐패시터 및 상기 기준 캐패시터 각각은 Y1 물질로 제조된 유전체 소자를 구비한 것을 특징으로 하는 메모리.
- 제1항 또는 제2항에 있어서, 상기 메모리는 청구항 1항 내지 제6항 각각에 기술된 다수의 메모리를 포함하는 것을 특징으로 하는 메모리.
- 제1항 또는 제2항에 있어서, 거의 최소 정전 용량 상태의 상기 강유전성 캐패시터의 양단의 최대 전압이 상기 강유전성 캐패시터의 분극을 포화시키는 전압보다 작은 것을 특징으로 하는 메모리.
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