KR100193407B1 - 절연막상의 반도체막의 박막화 방법 및 박막화 장치 - Google Patents

절연막상의 반도체막의 박막화 방법 및 박막화 장치 Download PDF

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Abstract

지지 기판, 절연막 및 반도체 활성층을 갖는 SOI 구조에서, 지지 기판과 에칭 용액 사이에 혹은 지지 기판, 반도체 활성층 및 에칭용액 사이에 전위차를 부여하여 절연막과 반도체 활성층 사이의 계면으로부터 반도체 활성충 측상에 균일한 공핍층을 형성한다. 반도체 활성층은 용액을 사용하는 에칭에 의해 혹은 화학적 혹은 전기 화학적 표면 반응과 그 반응 생성물의 에칭의 조합에 의해 균일하게 박막화 된다. 이 경우, 개별 전극이 시일 부재와 함께 구비되어 지지 기판 전극과 반도체 활성층 전극이 에칭 용액을 사용하는 에칭 혹은 반응 용액을 사용하는 화학적 반응에 기인하여 에칭용액과 혹은 반응 용액과 접촉하는 것을 방지한다. 따라서, 본 발명에 따르면, 예를 들어 결합 SOI 기판에서 반도체 활성층은 저코스크로 균일하게 박막화 될 수 있다.

Description

절연막상의 반도체막의 박막화 방법 및 박막화 장치
제1도는 본 발명의 실시예에 사용되는 박막화 장치의 구조를 나타내는 설명도.
* 도면의 주요부분에 대한 부호의 설명
10 : 용액 15 : Pt 전극
20 : O링 30 : 활성층 전극
40 : SOI 기판 50 : 기판 전극
60 : 테프론 용기 70 : 제1 전압원
80 : 시료 플랫폼 90 : 제2 전압원
본 발명은 절연체상에 반도체층을 갖는 SOI 구조(Si On Insulator 혹은 Semiconductor On Insulator)에 있어서, 지지 기판상에 구비된 절연막상에 극히 균일한 박막 반도체층을 형성하는 방법 및 장치에 관한 것이다.
웨이퍼 본딩은 절연체상에 반도체 활성층을 갖는 SOI 구조를 형성하는 한 방법이다. 이 방법에 따르면, 2매의 실리콘 기판의 적어도 하나를 산화하여 절연체인 실리콘 산화막을 형성하고, 2개의 기판을 실리콘 산화막을 사이에 끼워 배치하여 포갠후에 열처리를 하여 결합시키고, 다시 활성층으로 되는 실리콘 기판을 박막화 한다. 이 방법에 의하면 단결정인 실리콘 기판이 박막화 되기 때문에, 활성층이 우수한 결정성을 SOI 구조가 얻어진다.
활성층을 박막화 하는 종래의 방법은 예를 들어 Journal of Electric Material, vol. 21, No. 7, pp. 669~697, 1992에 상세하게 설명된 바와 같이, 기계 화학적 연마(mechano-chemical polishing : MCP) 및 에피탁시얼층을 에치스톱으로 사용하는 에칭법을 포함한다. 전자의 방법은 균일한 막 두께를 얻는 것이 어렵고, 이 방법에 의해 얻어진 활성층은 3㎛±0.5㎛의 전형적인 두께와 균일성을 가져, 고품질인 전자 디바이스에 유용한 박막(예를 들어 그 두께는 0.1㎛이다)을 형성할 수 없다. 후자의 방법은 에피탁시얼 성장을 행하는 프로세서가 번잡하여 코스트가 증가하는 결점이 있다. 또한 예를 들어, 1992 IEEE International SOI Conference Proceedings, pp. 152~153에 기재되어 있는 바와 같이, 기계 화학적 연마후에 활성층의 두께를 정밀하게 측정하고 국소적인 플라즈마 에칭으로 두꺼운 영역을 다른 영역에 비해 오랫동안 에칭하는 또다른 방법이 있다. 이 방법은 프로세서가 복잡하고 플라즈마에 의한 데미지와 오염을 일으키는 문제가 있다.
상기와 같이, 결합(bonded) SOI는 결정성이 우수하다고 하는 큰 이점이 있지만, 활성층 박막 두께의 균일화가 어려워 결과적으로 전자 디바이스의 고성능화에 유효한 박막 SOI 구조의 형성이 곤란하다는 결점이 있다. 또한, 결합 SOI 구조에서의 활성층은 박막 두께의 균일화의 정도가 낮은 방법 혹은 복잡한 프로세세에 의한 고코스트한 방법에 의해서만 종래 박막화 되었다.
따라서, 본 발명의 주목적은 반도체 활성층을 고정도와 저코스트로 박막화 하는 방법과 장치를 제공하는 것이다.
본 발명의 다른 목적은 박막 반도체 활성층을 균일한 두께로 형성할 수 있는 반도체막 박막화 방법 및 장치를 제공하는 것이다.
본 발명의 또다른 목적은 절연막상에 반도체층을 갖는 SOI 구조에서 초박막 반도체층을 0.1㎛의 균일한 두께로 형성할 수 있는 반도체 막 박막화 방법 및 장치를 제공하는 것이다.
본 발명에 따른 반도체막을 박막화 하는 방법을 상술한다.
반도체를 화학적으로 에칭하는 용액(예를 들어, 플루오로니트르산계 용액, KOH계 용액, 히드라진계 용액 등)을 대부분으로 및 가스를 일부분으로 하는 것에 의한 기상 에칭에서, 에칭 속도는 케리어의 유무 혹은 캐리어의 농도에 크게 의존한다. 캐리어의 유무는 많은 화학적 또는 전기적인 반응(양극 산화 혹은 양극 화성(anodizing) 등)의 반응 속도에도 크게 영향을 준다. 그러므로, 캐리어 없는 공핍층이 반도체막에 형성될 때, 에칭과 같은 반응 속도가 상당히 늦게 되고, 에칭 스톱 혹은 반응 스톱층으로서 작용하여 균일한 공핍층에 따른 균일한 활성층을 얻는 것을 가능하게 한다.
본 발명에 의하면, 결합 SOI 구조의 지지 기판과 활성층에 접하는 용액의 사이에 전위차가 부여되고, 균일한 공핍층이 활성층(Si와 SiO2의 계면)의 저면으로부터 형성되며, 결과적인 구조에 상술한 에칭 혹은 전기 화학적 반응을 행하여 반도체 활성층을 박막화 한다.
이 방법에서는, 활성층은 실리콘 등의 반도체막일 필요가 있지만, 지지 기판은 전도성이면 좋고, 결정 형태에 관한 제한도 없다. 상술한 바와 같이, 대부분의 화학적 에천트(용액) 혹은 화학적 혹은 전기 화학적 반응 용액을 이용하는 것이 가능하다.
이하에 일예로서 플루오르니트르산계 용액(NF/HNO3/CH3COOH 혼합용액)을 사용하는 화학적 에칭에서, 공핍층이 에치스톱으로서 작용하는 원리를 설명한다. CH3COOH를 완충제로서 사용하는 HF/HNO3용액으로 Si 에칭을 행하는 경우, 이하의 식으로 나타내는 일련의 반응에 따라 에칭이 진행된다.
(1) 식에 나타낸 캐리어(이 경우 호올)의 존재의 유무가 애칭의 진행에 큰 역할을 하는 것이 분명하다. 에칭의 진행면이 공핍층의 단부에 이를 때, 호올 부족은 에치 스톱 메카니즘이 작동하도록 한다.
본 발명에 따르면, 종래기술에 의해 얻기 어려웠던 박막 두께 균일성을 단순한 공정에 의해 얻을 수 있고 현저하고 공정 코스트를 저감시킨다.
본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상술한다.
제1도는 본 발명의 실시예들에서 에칭 공정과 화학 반응에 사용되는 박막화 장치의 구조를 도시하는 모식도이다.
[제1 실시예]
결합 SOI 기판(40)은 지지 기판으로서 P형 Si 기판(비저항 1~3Ω·㎝, 두께 625㎛)을 사용하고, 활성층이 될 다른 P형 Si 기판(비저항이 1~3Ω·㎝)을 열산화 하여 두께 약 1㎛의 산화 실리콘막을 형성한 후, 산화 실리콘막을 지지 기판과 접하게 하여 열처리에 의해 2개의 기판을 결합시켜 얻었다. 활성층은 통상의 기계적 혹은 화학적 연마를 통해 연마되어 두께 3~5㎛을 갖도록 박막화 되었다. 막 두께의 정도는 ±0.5㎛이었다.
이 SOI 기판을 제1도에 나타낸 장치에 배치하여 이 실시예에 따른 박막화 공정을 행했다. 이 SOI 기판은 기판(40)의 상부가 반도체 활성층측 표면이 되고 저부 표면이 지지 기판측 표면이 되도록 장치에 배치된다. 링형상 활성층 전극(30)(제2 전극)은 SOI 기판(40)의 정부상에 형성되고, 디스크 형상의 지지 기판 전극(50)(제1 전극)은 저부에 형성된다. 이들 전극 (30, 50)은 금플레이트 된다(gold-plated).
이 SOI 기판(40) 이 시료 플랫폼(80)상에 배치된다. 테프론 용기(60)는 시료 플랫폼(80)과 테프론 용기(60) 사이에 고정된 SOI 기판(40) 상에 배치된다. 시료 플랫폼(80)과 테프론 용기(60)는 볼트 등에 의해 고정된다. 중앙측 테프론 용기(60) 내부에 공간이 있어 여기에 에칭용액 혹은 반응 용액(10)이 유지된다.
SOI 기관(40) 상의 링 형상 활성층 전극(30) 내측에 O링(20)이 용기(60)와 SOI 기관(40) 사이에 개재하여 용기(60)의 용액(10)이 활성층 전극(30)과 접하는 것을 방지한다.
백금(Pt) 전극(15)(제3 전극)이 용기(60) 내측에 SOI 기판(40)에 나란하고 SOI 기판(40)에 면하게 구비된다. 따라서, 전극(15)은 용액(10)에 전위를 주기 위해 용액(10)에 담그어 진다.
제1 전압원(70)이 전극(15)과 활성층 전극(30) 사이에 연결되고, 제2 전압원(90)이 활성층 전극(30)과 지지 기판 전극(50) 사이에 연결된다. 전극(15)은 접지된다. 제1 전압원(70)으로부터 전압이 용액(10)에 담그어진 전극(15)과 활성층 전극(30) 사이에 인가되고, 제2 전압원(90)으로부터 전압이 활성층 전극(30)과 지지 기판 전극(50) 사이에 인가된다.
이 실시예에 따르면, 반도체 활성층은 그런 구조의 장치에 의해 박막화 되었다. 먼저, 혼합비 1 : 3 : 10의 HF/HNO3/CH3COOH 혼합 용액이 용액(10)으로 사용되었다. 순수한 CH3COOH를 대신하여 요드포화된 CH3COOH를 가한 용액으로 에칭을 행하였다. 에칭중의 각 전극의 전위는 다음과 같다. Pt 전극(15)은 접지되었다. 에칭 스톱 효과를 높이기 위하여, +1 내지 5V의 전위가 제1 전압원(70)에 의해 활성층 전극(30)에 인가되었다. 활성층에 공핍층을 형성하기 위하여, +0.5V 내지 10V의 전압이 제2 전압원(90)에 의해 지지 기판 전극(50)과 활성층 전극(30) 사이에 인가되었다.
에칭은 약 10 내지 30분 진행한 후, 자동적으로 정지되었다. 광학적 박막 측정기로 측정된 반도체 활성층막 두께는 인가된 전압에 따라 0.5㎛~3㎛ 사이였고, 그 정도(정도)는 ±0.01㎛이었다.
활성층이 P형 반도체막인 경우, 상기 설명한 바와 같이 지지 기판 전극(50)에 활성층 전극(30)에 대하여 정(正)의 전위를 인가하는 것이 필요하다. 반면에, 활성층이 N형 반도체막인 경우, 지지 기판전극(50)에 부(負)의 전위를 인가하는 것이 필요하다. 얻어진 공핍층의 폭은 활성측 전극(30)과 지지 기판 전극(50) 사이의 전위차 뿐만 아니라 활성층의 비저항에 의존하기 때문에, 각 전극에 인가된 전압은 소망의 막두께를 얻기 위하여 매번 조정할 필요가 있다.
요드 포화 CH3COOH가 사용되었을 때, 에칭후 시료 표면의 평탄성은 순수한 CH3COOH를 가한 용액을 사용해서 얻은 것보다 우수하였다.
[제2 실시예]
제2 실시예는 제1 실시예에서 사용된 것과 동일한 구성 요소 배치와 인가 전압치를 사용하였고, 에칭을 행할 때 용액(10)으로 30% KOH 용액을 사용하였다. 용액 온도를 50~80℃에 유지하여 에칭을 행하였고, 약 5~10분후에 에칭을 정지하였다.
에칭후 반도체 활성층의 두께와 이의 분포는 각 전극의 전위가 제1 실시예의 그것들과 동일하였을 때 제1 실시예의 그것들과 동일하였다. 그러므로 박막화된 반도체 활성층의 두께가 용액(10)의 종류에 의존하지 않았지만, 공핍층의 두께에 의해 결정되었다는 것이 확인되었다.
플루오로니트르산 용액과 KOH 용액외의 히드라진 용액과 같은 대부분의 용액은 캐리어의 유무와 캐리어 농도에 의존하여 에칭 속도(etch rates)가 상이하기 때문에, 적당한 전위차를 제공하는 것에 의해 제1 실시예 및 제2 실시예에 사용되었던 이외의 용액으로도 동일한 효과를 기대할 수 있다.
[제3 실시예]
용액(10)으로 에틸렌 글리콜이 사용되고 제1 전압원(70)으로부터 인가된 전압이 Pt 전극(15)과 활성층 전극(30) 사이에 흐르는 전류치를 일정하게 하도록 제어된 것을 제외하고는 제1 실시예 및 제2 실시예에서 행했던 것과 동일하게 반도체 활성층이 산화되었다. 이 방법은, 양극 산화로서 알려져 있으며, 반도체 활성층이 표면측으로부터 산화된다. 전류 밀도를 20㎃/㎠로 일정하게 하고, 인가 전압이 50V로 증가될 때, 100~300 옹스트룸의 두께를 갖는 산화막이 형성되었다. 이 산화막을 HF 에칭으로 제거했다. 활성층이 양극 산화와 HF에 의한 산화막의 에칭을 반복함으로써 박막화 되었기 때문에, 산화는 도중에 정치되고 활성층은 제1 실시예 및 제2 실시예의 그것들과 동일한 두께 및 두께 분포를 얻었다. 양극 산화를 행하기 위해, 소듐 테트라보레이트 및 붕소산의 혼합 용액 혹은 N-메틸 아세트아미드 용액이 에틸렌 글리콜 대신 사용될 수도 있다.
[제4 실시예]
2 : 3의 혼합비의 HF/에틸 알코올 용액이 용액(10)으로 사용되었고 5~15V전압이 Pt 전극(15)과 활성층 전극(30) 사이에 제1 전압원(70)에 의해 인가되었다는 것을 제외하고 제1 실시예, 제2 실시예 및 제3 실시예에서 행했던 것과 동일하게 반도체 활성층이 산화되었다. 이 방법은 양극 화성(陽極 化成 : anodization)으로 알려지며, 반도체 활성층 표면으로부터 다공성 Si가 형성되었다. 양극 화성중의 전류치는 대략 20~80㎃/㎠이었다. 반응은 5~15분후에 정지하였고 플루오로니트로산 용액으로 다공질 Si층만을 제거하였다. 박막 활성층의 두께와 그 분포는 제1 실시예 내지 제3 실시예의 그것들과 동일하였다.
제2 실시예 및 제3 실시예에서 사용된 반응에 의해서 뿐만 아니라 반도체 표면에의 화학 반응 혹은 전기 반응에 의한 반응 생성물의 생성에는, 캐리어의 유무 및 캐리어 농도가 반응 속도에 큰 영향을 주는 것이 예상된다. 따라서 그러한 반응이 본 발명에 적용이 가능하다.
[제5 실시예]
제1 실시예 내지 제4 실시예에서 사용된 용액이 사용되지 않았지만, 1~5V의 전위차가 지지 기판과 활성층 사이에 인가되었으며 CCl4를 사용하는 플라즈마 에칭이 행해졌다. 이 경우, 캐리어가 존재하지 않는 공핍층에서의 에칭 속도의 저하율은 제1 실시예 및 제2 실시예의 그것들에 비해 작았다. 박막화 공정후 얻은 활성층의 두께가 0.5~3㎛이었지만, 분포 정도는 ±0.1㎛의 낮은 균일성을 가졌다. 그러나 이 균일성은 종래의 균일성보다 높으므로 가스 에칭의 다른 이점이 이용될 수 있다.
CCl4이외의 가스도, 반도체를 에칭할 수 있는 가스는 동일한 효과를 기대할 수 있다.
플라즈마 에칭이 외에도 승온 에칭법 혹은 기타 가스 에칭법도 적용가능하다.
[제6 실시예]
에칭이 제1 실시예 내지 제4 실시예에 사용된 용액중 어떤 것에 의해 행해졌고 전기 화학적 반응 및 그 반응 생성물의 제거는 제1 내지 제4 실시예에서 행한 것과 동일하게 행한 상태에서, 활성층 전극(30)에는 전압을 인가하지 않았고 지지 기판 전극(50)과 용액중의 전극(15)에만 전압을 인가하여 지지 기판 전극(50)과 용액중의 전극(15)에만 전압을 인가하여 지지 기판과 용액 사이에 전위차를 부여하였다. 이 경우, 다른 실시예에서의 효과와 동일한 효과가 얻어졌다.
이 실시예에서, 제1 실시예 내지 제5 실시예에 사용된 것돠 동일한 결합 SOI 기판을 제1도에 나타낸 박막화 장치로부터 활성층 전극(30)을 제거한 장치에 장착하고, Pt 전극(15)을 용기(60)에 설치하고, 10~100V 전압을 지지 기판 전극(50)에 인가하여 전극(50)과 용액 사이에 전위차를 부여하였다.
10~40% KOH 용액을 사용하여 50~85℃에서 에칭을 행했을 때, 인가된 전압에 따라 0.1~2㎛의 두께를 남기면서 에칭이 정지하였다. KOH 용액 폐기하고 시료를 세정한 후에, 막두께의 분포를 광학적 막두께 측정기를 사용하여 평가하였다. 그 평가는 두께 분포에서의 변화가 ±0.01㎛이하로 제어된 것을 나타내었다.
활성층 전극을 이용한 것과 동일한 효과가 얻어진 이유는 지지 기판과 용액 사이에 주어진 전위차가 실제적으로 지지 기판과 활성층 사이 및 활성층 용액 사이에 분포하였기 때문이다.
전극수를 하나 감소시키는 가능성은 간단하게 하나의 전극과 하나의 전원을 제거하는 것에 의한 경제적 효과뿐만 아니라 시료면의 에칭 가능면적을 증대하고, 활성층의 전도성에 대한 제한을 완화하며, 에칭의 재현성을 향상시키는 다대한 효과를 제공한다.

Claims (16)

  1. 지지 기판상의 절연막상에 형성된 반도체 활성층을 박막화하는 반도체막 박막화 방법에 있어서, 상기 지지 기판과 상기 반도체 활성층 사이에 전위차를 부여하여 상기 반도체 활성층과 상기 절연막 사이의 계면에 공핍층 혹은 반전층 및 공핍층을 형성하는 제1단계, 상기 반도체 활성층을 용액 혹은 가스로 이루어지는 화학적 에칭매체를 사용하는 화학적 에칭법에 의해 에칭하는 제2 단계를 구비하는 것을 특징으로 하는 반도체막 박막화 방법.
  2. 지지 기판상의 절연막상에 형성된 반도체 활성층을 박막화하는 반도체막 박막화 방법에 있어서, 상기 지지 기판과 상기 반도체 활성층 사이에 전위차를 부여하여 상기 반도체 활성층과 상기 절연막 사이의 계면에 공핍층 혹은 반전층 및 공핍층을 형성하는 제1 단계, 상기 반도체 활성층과 반응 용액 사이에 화학적 혹은 전기 화학적 반응에 의해 반응 생성물층을 형성한 다음, 상기 반응 생성물층을 제거하는 제2 단계를 구비하는 것을 특징으로 하는 반도체막 박막화 방법.
  3. 제1항에 있어서, 상기 제2 단계에서, 시일 부재를 상기 지지 기판용 전극과 상기 반도체 활성층용 전극에 부착하여 상기 전극들이 상기 에칭 매체와 접촉하는 것을 방지하는 것을 특징으로 하는 반도체막 박막화 방법.
  4. 제2항에 있어서, 상기 제2 단계에서, 시일 부재를 상기 지지 기판용 전극과 상기 반도체 활성층용 전극에 부착하여 상기 전극들이 상기 반응 용액과 접촉하는 것을 방지하는 것을 특징으로 하는 반토체막 박막화 방법.
  5. 제1항 또는 제3항에 있어서, 제3 전극을 상기 에칭 용액 중에 배치하여 상기 에칭 용액과 상기 반도체 활성층 사이에도 전위차를 부여하는 것을 특징으로 하는 반도체막 박막화 방법.
  6. 제2항 또는 제4항에 있어서, 제3 전극을 상기 반응 용액중에 배치하여 상기 반응 용액과 상기 반도체 활성층 사이에도 전위차를 부여하는 것을 특징으로 하는 반도체막 박막화 방법.
  7. 지지 기판상의 절연막상에 형성된 반도체 활성층을 박막화 하는 반도체막 박막화 방법에 있어서, 상기 지지 기판, 상기 절연막 및 상기 반도체 활성층을 화학적 에칭 용액중에 배치하는 제1 단계, 상기 지지 기판과 상기 에칭 용액 상이에 전위차를 부여하여 상기 반도체 활성층과 상기 절연막의 계면에 공핍층 혹은 반전층 및 공핍층을 형성하는 제2단계, 상기 반도체 활성층을 상기 에칭 용액으로 화학적으로 에칭하는 제3 단계를 구비하는 것을 특징으로 하는 반도체막 박막화 방법.
  8. 지지 기판상의 절연막상에 형성된 반도체 활성층을 박막화하는 반도체막 박막화 방법에 있어서, 상기 지지 기판, 상기 절연막 및 상기 반도체 활성층을 반응 용액중에 배치하는 제1 단계, 상기 지지 기판과 상기 반응 용액 사이에 전위차를 부여하여 상기 반도체 활성층과 상기 절연막 사이의 계면에 공핍층 혹은 반전흥 및 공핍층을 형성하는 제2단계, 상기 반도체 활성층을 상기 반응 용액과 반응시켜 반응 생성물을 생성하고 상기 반응 생성물을 제거하는 제3 단계를 구비하는 것을 특징으로 하는 반도체막 박막화 방법.
  9. 지지 기판상의 절연막상에 형성된 반도체 활성층을 박막화하는 반도체막 박막화 장치에 있어서, 상기 지지 기판과 상기 반도체 활성층 사이에 전위차를 인가하여 상기 반도체 활성층과 상기 절연막 사이의 계면에 공핍층 혹은 반전층 및 공핍층을 형성하는 전위차 인가 수단, 상기 반도체 활성층을 용액 혹은 가스로 이루어지는 화학적 에칭 매체를 사용하는 화학적 에칭법에 의해 에칭하는 에칭수단을 구비하는 것을 특징으로 하는 반도체막 박막화 장치.
  10. 지지 기판상의 절연막상에 형성된 반도체 활성층을 박막화하는 반도체막 박막화 장치에 있어서, 상기 지지 기판과 상기 반도체 활성층 사이에 전위차를 인가하여 상기 반도체 활성층과 상기 절연막 사이의 계면에 공핍층 혹은 반전층 및 공핍층을 형성하는 전위차 인가 수단, 상기 반도체 활성층과 반응 용액 사이에 화학적 혹은 전기 화학적 반응에 의해 반응 생성물층을 형성한 다음, 상기 반응 생성물층을 제거하는 반응 수단을 구비하는 것을 특징으로 하는 반도체막 박막화 장치.
  11. 제9항에 있어서, 상기 전위차 인가 수단은 상기 지지 기판에 전압을 인가하기 위한 제1 전극, 상기 반도체 활성층에 전압을 인가하기 위한 제2 전극, 상기 제1 전극과 상기 제2 전극이 상기 에칭 매체와 접촉하는 것을 방지하는 시일 부재를 갖는 것을 특징으로 하는 반도체막 박막화 장치.
  12. 제10항에 있어서, 상기 전위차 인가 수단은 상기 지지 기판에 전압을 인가하기 위한 제1 전극, 상기 반도체 활성층에 전압을 인가하기 위한 제2 전극, 상기 제1 전극과 상기 제2 전극이 상기 반응 용액과 접촉하는 것을 방지하는 시일 부재를 갖는 것을 특징으로 하는 반도체막 박막화 장치.
  13. 제9항 또는 제11항에 있어서, 상기 에칭 용액과 상기 반도체 활성층 사이에 전위차를 부여하기 위해 상기 에칭 용액중에 배치된 제3 전극을 또한 구비하는 것을 특징으로 하는 반도체막 박막화 장치.
  14. 제10항 또는 제12항에 있어서, 상기 반응 용액과 상기 반도체 활성층 사이에 전위차를 부여하기 위해 상기 반응 용액중에 배치된 제3 전극을 또한 구비하는 것을 특징으로 하는 반도체막 박막화 장치.
  15. 지지 기판상의 절연막상에 형성된 반도체 활성층을 막막화하는 반도체막 박막화 장치에 있어서, 상기 지지 기판, 상기 절연막 및 상기 반도체 활성층을 화확적 에칭 용액중에 배치하고, 상기 지지 기판과 상기 에칭 용액 사이에 전위차를 부여하여 상기 반도체 활성층과 상기절연막 사이의 계면에 공핍층 혹은 반전층 및 공핍층을 형성하는 전위차 인가 수단, 상기 반도체 활성층을 상기 에칭 용액으로 화학적으로 에칭하는 에칭 수단을 구비하는 것을 특징으로 하는 반도체막 박막화 장치.
  16. 지지 기판상의 절연막상에 형성된 반도체 활성층을 박막화 하는 반도체 박막화 장치에 있어서, 상기 지지 기판, 상기 절연막 및 상기 반도체 활성층을 반응 용액중에 배치하고, 상기 지지 기판과 상기 반응 용액 사이에 전위차를 부여하여 상기 반도체 활성층과 상기 절연막 사이의 계면에 공핍층 혹은 반전층 및 공핍층을 형성하는 전위차 인가 수단, 상기 반도체 활성층을 상기 반응 용액과 반응시켜 반응 생성물을 생성하고 상기 반응 생성물을 제거하는 반응 수단을 구비하는 것을 특징으로 하는 반도체 박막화 장치.
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