KR100192931B1 - 감광막 패턴 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 감광막패턴 제조방법에 관한 것으로, 감광막 패턴을 마스크로 이용하여 하부층을 식각할때 감광막 패턴의 식각선택비를 높이기 위하여, 하부층 상부에 감광막 패턴을 형성한 다음, 상기 감광막 패턴에 아르곤 불순물을 이온주입하여 경화시키고 이를 이용한 패터닝공정시 불순물이 주입되지않은 감광막에 대한 식각선택비가 증가되어 공정마진을 증가시키고 그로인한 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

감광막 패턴 제조방법

제1도는 반도체기판 상부에 하부층을 형성하고, 그 상부에 감광막 패턴을 제조한 것을 도시한 단면도.

제2도는 본 발명에 의해 상기 감광막 패턴으로 아르곤 이온주입을 실시하는 것을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 하부층

3 : 감광막 패턴 4 : 아르곤

본 발명은 반도체소자의 감광막패턴 제조방법에 관한 것으로, 특히, 감광막 패턴을 마스크로 이용하여 하부층을 플라즈마로 식각하는 공정을 포함하는 모든 반도체소자에 적용할 수 있는 기술로서, 감광막에 불순물을 이온주입하는 공정으로 감광막을 경화시켜 후속공정을 용이하게 실시할 수 있도록 하는 것이다.

반도체소자에서 예정된 층의 패턴을 형성하기 위해서는 예정된 층 상부에 감광막을 도포하고, 노광 및 현상 공정으로 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 이용하여 하부의 예정된 층을 식각하여 패턴을 형성하였다.

한편, 반도체소자가 고집적화 됨에 따라 미세 크기의 감광막 패턴이 요구되며 아울러 감광막과 식각하고자 하는 층간의 식각선택비가 높은 것이 요구된다.

상기와 같이 감광막 패턴을 형성한 다음, 일반적인 오븐(conven-tion oven)에서 하드 베이크(Hard Bake) 하거나 UV를 이용하여 하드 베이크 한 후 하부층을 식각하여 패턴을 형성한다. 이 경우 식각을 하려는 하부층의 재질에 따라 감광막에 대한 충분한 식각선택비를 얻기에 어려움이 있다. 그로인하여 감광막 패턴의 상부에 산화막을 추가로 형성하여 하드 마스크로 이용하는 방법이 대두된다. 그러나 이러한 방법은 추가 공정이 필요하고 또한 충분히 안정된 프로파일(profile)을 얻기 위해서 감광막의 두께를 증가시킴으로써 감광막 패턴을 형성할때 공정여유가 감소되는 문제점을 유발하였다.

따라서, 본 발명은 감광막 패턴과 식각하고자 하는 하부층과의 식각선택비를 높이기 위하여 공지의 방법으로 감광막 패턴을 형성하고, 상기 감광막 패턴으로 아르곤(Ar)을 이온주입하여 감광막 패턴의 경도를 높이도록 하는 감광막 패턴 제조방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위해 본 발명에 따른 감광막 패턴 제조방법은, 반도체기판 상부에 패턴하고자 하는 하부층 상에 감광막패턴을 제조하는 방법에 있어서, 상기 하부층 상부에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴에 아르곤을 이온주입하여 상기 감광막 패턴을 경화시키는 단계를 포함하는 것을 제1특징으로 한다.

상기의 목적을 달성하기 위해 본 발명에 따른 감광막 패턴 제조방법은, 반도체기판 상부에 패턴하고자 하는 하부층 상에 감광막 패턴을 제조하는 방법에 있어서, 상기 하부층 상부에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴에 아르곤 이온주입을 실시하여 감광막 패턴을 경화시키는 단계와, 상기 감광막패턴을 포스트 노광 베이크시키는 단계를 포함하는 것을 제2특징으로 한다.

상기와 같이 감광막 패턴에 아르곤을 주입하게 되면 아르곤을 이온주입할때 감광막이 더 경화되어 후속 공정인 식각시 감광막에 대한 식각 선택비가 매우 증가하게 된다. 이는 아르곤 이온주입을 실시함으로 인하여 감광막과 같은 경도가 낮은 물질을 물리적으로 압력을 가함으로써 조밀하게 만들어 주기 때문에 경도가 높아진다.

한편, 감광막은 주로 식각시 스퍼터링에 의하여 손실되는데 이러한 손실이 감광막의 경도가 높아짐으로 인하여 식각시 감광막에 대한 식각선택비가 상당히 증가하는 것이다.

이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.

제1도 및 제2도는 본 발명의 실시예에 따른 감광막 패턴 제조방법을 도시한 단면도이다.

상기 제1도는, 반도체기판(1) 상부에 패턴하고자 하는 하부층(2)을 형성하고, 그 상부에 감광막 패턴(3)을 형성한 단면도로서, 상기 감광막 패턴(3)은 공지의 방법으로 형성하는 것으로 감광막을 도포하고, 노광 및 현상 공정으로 원하는 패턴을 형성한 것이다.

상기 감광막 패턴(3)의 감광막은 i-라인, G-라인, DUV, E-빔, X-Ray 등을 광으로 이용하는 모든 감광막에 적용이 가능하며, 감광막의 분자량은 10MW~1,000,000MW이며, 현상공정시 TMAH, NaOH, KOH 등 모든 알카리 용액을 포함한다.

또한, 상기 감광막은 스핀, 딥 도포 방법을 이용하여 0.01㎛~10㎛의 두께로 두포하며, 현상방법은 스핀, 딥 또는 퍼들 방식을 이용한다.

상기 제2도는, 본 발명에 의해 상기 감광막 패턴(3)의 경도를 높이기 위하여 아르곤(4)을 이온주입하여 경화시킨 것으로서, 상기 아르곤 이온 주입 조건은 10¹~10¹⁰⁰(ions/cm²)의 도즈량과 1~100keV의 에너지이다.

참고로, 상기 아르곤 이온주입 공정후에 포스트 노광 베이크 공정으로 1~200℃의 온도에서 1초~60분 정도 실시할 수 있다.

상기 감광막 패턴(3)을 형성한 후 아르곤 이온주입을 행하면 감광막 패턴(3)의 구성이 소한 상태에서 밀한 상태로 변한다. 대체로 감광막패턴을 마스크로 이용하여 하부층을 식각할때 감광막이 손실되는 것은 주로 이온에 의한 스퍼터링 방식이다.

참고로, 일반적인 오븐에서 감광막을 하드 베이크한 경우와 아르곤을 이온주입한 다음, 하드 베이크한 경우에 있어서, 하부층이 산화막일때 식각선택비(산화막식각비/감광막 식각비)가 하드 베이크 한 경우에는 2정도이고, 아르곤 이온주입을 실시한 경우는 16정도로 매우 증가하는 결과를 얻었다.

또한 하드 베이크의 경우 하드 베이크시 발생하는 감광막 축소에 의하여 CD 변화가 0.02㎛ 정도였으나 Ar 이온주입의 경우 CD 변화가 거의 없었다. 이것은 초고집적 소자로 증가할수록 CD 조절 문제가 증가하는 것을 감안할 때 반도체소자 제조에 있어서 상당한 공정여유를 제공하고 식각시 감광막에 대한 식각선택비가 낮아 발생되는 문제를 감안하기 위하여 감광막 두께를 증가시키는데 감광막 두께 증가시에는 패턴 프로파일의 해상도가 떨어지는 문제점을 유발하여 공정을 어렵게 하는 문제점을 아르곤 이온주입으로 감광막 두께를 감소시킴으로써 해결할 수 있는 장점이 있다.

특히 게이트로 이용되는 다결정 실리콘이나 Al 식각시 256MD 이상의 소자에서는 그 디자인 룰이 작아 CD 조절 및 감광막 패턴 형성 공정에서 공정 여유를 확보할 수 있다. 그리고 콘택홀을 형성하기 위한 산화막을 식각할때에도 저장전극 콘택홀과 같이 콘택홀 사이의 크기가 중요한 공정에서 낮은 감광막의 식각선택비 때문에 발생하는 콘택홀 윗부분의 크기 증가문제와 표면이 쭈글거리는 문제를 해결하여 다른 배선과의 절연 여유를 증가시키는 장점이 있다.

상기한 바와같이 본 발명에 따른 감광막 패턴 제조방법은, CD 변화가 없어 그 조절이 쉽고, 식각시 감광막 패턴과 하부층과의 식각선택비 증라고 감광막 두께를 낮출수가 있으므로 감광막패턴을 용이하게 하고, 게이트나 Al 공정과 같은 배선 공정에서 낮은 식각선택비에 의하여 산화막과 같은 재질을 추가로 형성할 필요가 없고, 콘택홀 식각시 콘택홀의 윗부분의 크기 증가나 쭈글거림을 방지하여 다른 배선간의 절연 여유를 확보할 수 있는 장점이 있어 소자 제조공정을 단순하고 용이하게 할 수 있다.

Claims (7)

1. 반도체기판 상부에 패턴하고자 하는 하부층 상에 감광막패턴을 제조하는 방법에 있어서, 상기 하부층 상부에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴에 아르곤을 이온주입하여 상기 감광막 패턴을 경화시키는 단계를 포함하는 감광막 패턴 제조방법.
2. 제1항에 있어서, 상기 감광막은 i-라인, G-라인, DUV, E-빔, X-Ray 등을 광으로 노광하는 모든 감광막을 포함하는 것을 특징으로 하는 감광막 패턴 제조방법.
3. 제1항에 있어서, 상기 아르곤 이온 주입공정시 10¹~10¹⁰⁰(ions/cm²)의 도즈량과 1~100keV의 에너지의 조건에 공정을 실시하는 것을 특징으로 하는 감광막 패턴 제조방법.
4. 반도체기판 상부에 패턴하고자 하는 하부층 상에 감광막 패턴을 제조하는 방법에 있어서, 상기 하부층 상부에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴에 아르곤 이온주입을 실시하여 감광막 패턴을 경화시키는 단계와, 상기 감광막패턴을 포스트 노광 베이크시키는 단계를 포함하는 감광막 패턴 제조방법.
5. 제4항에 있어서, 상기 감광막은 i-라인, G-라인, DUV, E-빔, X-Ray 등을 광으로 노광하는 모든 감광막을 포함하는 것을 특징으로 하는 감광막 패턴 제조방법.
6. 제4항에 있어서, 상기 아르곤 이온 주입공정시 10¹~10¹⁰⁰(ions/cm²)의 도즈량과 1~100keV의 에너지의 조건에 공정을 실시하는 것을 특징으로 하는 감광막 패턴 제조방법.
7. 제4항에 있어서, 상기 포스트 노광 베이크 공정은 1~200℃의 온도에서 1초~60분 정도 실시하는 것을 특징으로 하는 감광막 패턴 제조방법.