KR100192720B1 - 집적 회로에 접속하기 위한 구조 및 방법 - Google Patents

집적 회로에 접속하기 위한 구조 및 방법 Download PDF

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Abstract

본 발명은 집적 회로에 접속하기 위한 방법 및 구조를 제공한다. 접속 셀(a connectibity cell)은 집적 회로내에 형성된 다수의 단자들(multiple terminals)을 포함한다. 또한, 접속 셀은 적어도 하나의 단자에 접속된 적어도 하나의 금속층을 포함한다. 제1영역(a first area)은 접속 셀을 포함하는 실질적으로 최소의 영역이다. 제2영역(a second area)은 집적 회로의 다수의 부분들 각각의 적어도 일부를 포함하는 실질적으로 최소의 영역이다. 부분들은 제각기의 단자에 접속 가능하며 단자에 대해서는 배치 융통성을 갖는다. 이러한 부분들의 배치 융통성은 제1영역내의 제2영역의 배치 융통성과 실질적으로 동일하다.

Description

집적 회로에 접속하기 위한 구조 및 방법
제1도는 예시적인 실시예에 따른 단자 패드 그룹을 도시한 도면.
제2도는 예시적인 실시예에 따른 주 접속 셀을 도시한 도면.
제3(a) 내지 제3(c)도는 제2도의 최상위 레벨 금속층을 변경한 예를 도시한 도면.
제4도는 예시적인 실시에에 따른 단자 패드 그룹 바운딩 박스를 도시한 도면.
제5도는 예시적인 실시예에 따라 실질적으로 동일한 다수의 단자 패드 그룹내에서의 집적 회로 부분들의 배치 융통성을 도시한 도면.
제6도는 예시적인 실시예에 따라 집적 회로내의 다수의 단자 패드 그룹의 어레이를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10, 70, 72, 74, 76 : 단자 패드 그룹 12a-e : 전용 그룹 단자 패드
14a-d : 전용 Vdd 단자 패드 16a-p : 전용 신호 단자 패드
19 : 주 접속 셀 20a-m : 금속층
32 : 내부 접지 연장 금속층 34a, 34b : 외부 접지 연장 금속층
38a-h : 중간 신호 연장 금속층 40a, 40b : 하위 신호 연장 금속층
50 : 바운딩 박스 52 : IORD 그룹
54 : 윈도우
본 발명은 집적 회로(integrated cireuitry)에 관한 것으로, 특히 집적 회로에 접속하기 위한 방법 및 구조에 관한 것이다.
전형적으로 집적 회로는 집적 회로의 논리 부분(logic portions)인 입력 및 출력 수신기 및 드라이버(input and output receivers and drivers:IORDs)를 통해 다른 회로와 인터페이스(interface)한다. IORDs는 다른 논리 부분(예를 들어, 레지스터(registers), 멀티플렉서(multiplxers), 어레이(arrays))에 제각기 접속된다. 또한. IORDs는 집적 회로의 단자 패드(terminal pads)에 제각기 접속된다. 이들 단말 패드는 집적 회로를 밀봉하는 패키지(package)에 접속된다. 상세하게, 단자 패드는 패키지에 접속된 최상위 레벨 금속층(top level metal layer)을 포함한다.
통상적으로 집적회로 및 패키지의 설계는 대개 병렬로 수행된다. 특히, 이들 설계는 어느 한쪽의 설계가 완료되기 전에 먼저 집적 회로와 패키지간의 인터페이스를 정의(define)하고 나서 수행된다. 집적 회로와 패키지간의 접속은 어느 한쪽의 설계가 완료되기 전에 결정(finalize)된다.
종래의 IORDs는 집적 회로내에서 IORDs에 제각기 접속된 논리 부분의 위치가 크게 제한되는 것을 방지하기 위해 집적 회로의 주변에 위치된다. 따라서, 집적회로는 필요한 변경 부분(border)이 집적 회로의 주변에서 IORDs를 위해 예약되도록 설계된다. 이러한 식으로, 집적 회로와 패키지간의 접속은 어느 한쪽의 설계가 완료되기 전에 용이하게 결정(finalize)되며, 이에 힘입어 집적 회로와 패키지의 설계는 대부분 병렬로 수행된다.
그렇지만, 종래의 기법은 몇가지 문제점을 갖고 있다. 예를 들어, IORDs를 집적 회로의 주변에 위치시키면 IORDs는 흔히 집적 회로내에서 IORDs에 제각기 접속된 논리 부분으로부터 더욱 이격되어 위치하게 된다. 더욱이, IORDs를 집적 회로의 주변에 위치시키기 위해 더 많은 실리콘 영역(silicon area)이 사용될 수 있으며 금속층을 비효율적으로 사용하게 된다. 또한, IORDs가 집적 회로의 주변에 위치됨에 따라 집적 회로의 성능이 저하될 수 있다.
따라서, IORDs를 반드시 집적 회로의 주변에 위치시키지 않고 집적 회로에 접속하기 위한 방법 및 구조가 요구되어 왔다. 또한, IORDs가 종래의 기술에 비해 집적 회로내에서 IORDs에 제각기 접속된 논리 부분과 물리적으로 더욱 근접하여 위치되도록 하는 집적 회로에 접속하기 위한 방법 및 구조가 요구되어 왔다. 또한, IORDs를 집적 회로에 위치시키기 위해 종래 기술에 비해 적은 실리콘 영역을 사용하며 금속층을 더욱 효율적으로 사용하는 집적 회로에 접속하기 위한 방법 및 구조가 요구되어 왔다. 또한, 집적 회로의 성능이 종래 기술에 비해 더욱 향상된 집적 회로에 접속하기 위한 방법 및 구조가 요구되어 왔다. 또한, 집적 회로와 패키지간에 인터페이스가 정의된 후에도 집적 회로의 부분들이 종래 기술에 비해 더 큰 배치 융통성(placement flexibility)을 갖는 집적 회로에 접속하기 위한 방법 및 구조가 요구되어 왔다.
본 발명의 집적 회로에 접속하기 위한 방법 및 구조에서 접속 셀(connectivity cell)은 집적 회로내에 형성된 다수의 단자를 포함한다. 또한, 접속 셀은 적어도 하나의 단자와 접속된 적어도 하나의 금속층을 포함한다. 제1영역(first area)은 접속 셀을 포함하는 실질적으로 최소의 영역(substantially minimal area)이다. 제2영역(second area)은 집적 회로의 다수의 부분들(multiple portions) 각각의 적어도 일부를 포함하는 실질적으로 최소의 영역이다. 부분들은 제각기의 단자에 접속 가능하며 단자에 대해서는 배치 융통성을 갖는다. 이러한 부분들의 배치 융통성은 제1영역 내에서의 제2영역의 배치 융통성과 실질적으로 동일하다.
본 발명은 IORDs가 집적 회로의 주변에 반드시 위치될 필요는 없는 기술적인 장점을 제공한다.
본 발명은 IORDs가 종래의 기술에 비해 집적 회로내에서 IORDs에 제각기 접속된 논리 부분에 물리적으로 더욱 근접하여 위치되는 다른 기술적인 장점을 제공한다.
본 발명은 IORDs를 집적 회로에 위치시키기 위해 종래 기술에 비해 적은 실리콘 영역을 사용하며 금속층을 더욱 효율적으로 사용하는 또다른 기술적인 장점을 제공한다.
본 발명은 집적 회로의 성능이 종래 기술에 비해 더욱 향상되는 또 다른 기술적인 장점을 제공한다.
본 발명은 집적 회로의 패키지간의 인터페이스가 정의된 후에도 집적 회로의 부분들이 종래 기술에 비해 더 큰 배치 융통성을 갖는 기술적인 장점을 제공한다.
본 발명의 예시적인 실시예 및 장점은 첨부된 도면과 함께 다음 설명을 참조하면 명확하게 이해될 것이다.
본 발명의 예시적인 실시예 및 장점은 제1도 내지 제6도를 참조하면 명확하게 이해될 것이다. 도면에서 동일한 참조 부호는 동일한 혹은 대응하는 부분을 표시한다.
제1도에는 예시적인 실시예에 따른 단자 패드 그룹(terminal pad group)(10)이 도시되어 있다. 단자 패드 그룹(10)은 전용 그룹 단자 패드(12a-e), 전용 Vdd 단자 패드(14a-d) 및 전용 신호 단자 패드(16a-p)를 포함한다. 단자 패드(12a-e), 단자 패드(14a-d) 및 단자 패드(16a-p)는 집적 회로(제1도에 도시되어 있지 않음)내에 위치된다. 각각의 단자 패드(16a-p)는 집적 회로의 입/출력 수신기/드라이버(IORD) 회로에 제각기 접속된다. 제1도 내지 제6도에 도시된 본 명세서에 개시된 접속은 달리 표시되지 않는 한 모두 전기 접속이다.
본 발명의 예시적인 실시예의 중요한 측면으로, 단자 패드(12a-e), 단자 패드(14a-d) 및 단자 패드(16a-p)의 배열은 반복가능한 9 x 3(m x n)어레이이다. 점선으로 상자로 도시된 구역(18a) 및 구역(18b)은 집적 회로 Vdd를 위한 자리 보유자(place holers)로서 역할한다. 예시적인 실시예에서 반복가능한 단자 패드 배열은 다음과 같은 요소(factors)를 고려하여 설계된다:(a)집적 회로 IORD 그룹의 바운딩 박스(bounding box)크기 (b) 집적 회로 IORD 그룹이 위치된 윈도우의 크기 및 형상 인자(form factor), (c) 집적 회로 플로어 플랜(integrated circuitry floor plan) 및 기능 데이터 흐름(functionality data flow) (d)집적 회로 단자 패드의 수평 및 수직 스테핑 크기 및 설계 규칙 요건(design rule requirements).
제2도에는 예시적인 실시예에 따른 주 접속 셀(primary connectivity cell)(19)이 도시되어 있다. 제2도에는 단자 패드 그룹(10)의 특정 단자 패드에 접속된 최상위 레벨 금속층(top level metal layer)이 도시되어 있다. 특히, 제2도에는 최상위 레벨 금속층을 패터닝(patterning)하여 형성된 금속층(20a-m)이 도시되어 있으며, 이 금속층(20a-m)은 단자 패드(12a-e, 14a-d 및 16a-p)중 지정된 단자 패드와 접속된다. 금속층(20a-m)은 실직적으로 제2도에 도시된 바와 같이 실제로 단자 패드 그룹(10)과 관련하여 위치되고 배향되고 형상화된다. 금속층(20a-m)과 단자 패드(12a-e, 14a-d 및 16a-p)는 함께 예시적인 실시예에 따른 주 접속 셀(19)을 형성한다.
제2도에 도시된 바와 같이, 금속층(20a)은 단자 패드(16a)에 접속되고, 금속층(20b)은 단자 패드(12a)에 접속되고, 금속층(20c)은 단자 패드(16c)에 접속된다. 또한, Vdd단자 패드(14a 및 14b)는 금속층(12d)을 통해 상호 접속된다. 마찬가지로, Vdd단자 패드(14c 및 14d)는 금속층(20i)을 통해 상호 접속된다.
접지 단자 패드(12b, 12c, 12d)는 금속층(20g)을 통해 상호 접속된다. 또한, 금속층(20e)은 단자 패드(16f)에 접속되고, 금속층(20f)은 단자 패드(16h)에 접속되고, 금속층(20h)은 단자 패드(16i)에 접속된다. 또한, 금속층(20j)은 단자 패드(16l)에 접속되고, 금속층(20k)은 단자 패드(16n)에 접속되고, 금속층(201)은 단자 패드(16o)에 접속된다. 금속층(20m)은 단자 패드(12e)에 접속된다.
제3(a)도 내지 제3(c)도에는 제2도의 최상위 레벨 금속층(따라서 주 접속 셀(19))을 다르게 변경한 예가 도시되어 있다. 대안적인 실시예에서는, 제2도의 표준 주 접속 셀(19)이 영구적으로 재 정의되어 이하 상세히 논의되는 제3(a-c)도 및 제5도에 도시된 모든 또는 일부 예시적인 변경을 합체한다.
제3(a)도에는 Vdd연장 금속층(30)은 금속층(20i)에 접속된다. Vdd연장 금속층(30)은 실질적으로 제3(a)도에 도시된 바와 같이 단자 패드 그룹(10)과 관련하여 위치되고 배향되고 형상화된다. 제3(a)도의 변경된 접속 셀은 집적 회로의 전용 전원 버스(dedicated power supply bus)를 Vdd단자 패드(14c, 14d)에 접속하는데 적합하다.
명료성을 기하기 위해 제3(a)도에는 Vdd연장 금속층(30)과 금속층(20i)간의 실제 접속은 도시되어 있지 않다 그렇지만, 제3(a)도의 실시예에서(제2도와 관련하여 차후에 더 논의되는)최상위 레벨 금속층은 Vdd연장 금속층(30)이 금속층(20i)과 합체하여 형성되도록 패터닝된다.
마찬가지로, 명료성을 기하기 위해 제3(b-c)도에는 연장 금속층과 다른 금속층간의 실제 접속은 도시되어 있지 않다. 제3(b-c)도에서, 연장 금속층과 특정 금속층간의 접속이 논의되는 곳에서는 (제2도와 관련하여 더 논의되는)최상위 금속층은 연장 금속층이 특정 금속층과 함께 합체하여 형성되도록 패터닝된다. 모든 연장 금속층은 실질적으로 제3(b-c)도에 도시된 바와 같이 단자 패드 그룹(10)과 관련하여 위치되고 배향되고 형상화된다.
제3(b)도를 참조하면, 내부 접지 연장 금속층(32)은 금속층(20g)에 접속된다. 또한, 제3(b)도에서 외부 접지 연장 금속층(34a, 34b)은 금속층(20b, 20m)에 각각 접속된다. 제3(b)도의 변경된 접속셀은 연장 금속층(32) 또는 연장 금속층(34a-b)과 함께 집적 회로의 전용 접지 공급 버스(dedicated ground supply bus)를 접지 단자 패드(12a-e)에 접속하는데 적합하다.
제3(c)도를 참조하면, 상위 신호 연장 금속층(upper signal extension metal layers)(36a, 36b, 36c)은 금속층(20a, 20c, 20e)에 제각기 접속된다. 또한, 상위 신호 연장 금속층(36d, 36e, 36f)은 금속층(20h, 20j, 20l)에 제각기 접속된다. 또한, 중간 신호 연장 금속층(38a-h)은 제3(c)도에 도시된 바와 같이 실질적으로 신호 단자 패드(16b, 16d, 16e, 16g, 16j, 16k, 16m, 16p)상에 제각기 위치된다. 또한, 하위 신호 연장 금속층(lower signal extension metal layers)(40a, 40b)은 금속층(20f, 20k)에 제각기 접속된다. 제3(c)도의 변경된 접속 셀은 연장 금속층(38a-h) 또는 연장 금속층(40a-b)과 함께 IORD신호를 신호 단자 패드(16a-p)에 접속하는데 적합하다.
예시적인 실시예에서 IORDs는 집적 회로내에서 IORDs에 제각기 접속된 논리 부분과 물리적으로 근접하여 위치된다. 따라서, 다수의 경우 IORDs는 집적 회로의 중앙에 물리적으로 근접하여 위치된다. 이러한 식으로 예시적인 실시예에 따른 집적 회로는 종래 기법에 비해 적은 실리콘 영역을 사용하면서 더욱 효율적으로 금속층을 사용하여 구현될 수 있다. 또한, IORDs는 집적 회로내에서 IORDs에 제각기 접속된 논리 부분과 물리적으로 근접하여 위치되므로 집적 회로의 성능이 향상될 수 있다.
예시적인 실시예에서 집적 회로 설계 및 패키지 설계는 대부분 병렬로 수행된다. 상세하게는, 이들 설계는 어느 한쪽의 설계가 완료되기 전에 먼저 집적 회로와 패키지간의 인터페이스가 정의하고 나서 수행된다. 집적 회로와 패키지간의 접속은 어느 한쪽의 설계가 완료되기 전에 완성(finalize)된다.
유사하게도, 예시적인 실시예에서 단자 패드(12a-e, 14a-d, 16a-p)의 위치는 집적 회로와 패키지의 설계가 완료되기 전에 정의될 수 있다. 더욱이, 예시적인 실시예의 중요한 측면으로, 일부 IORDs가 집적 회로의 중앙에 물리적으로 근접하여 위치되더라도, (집적 회로내에서) IORDs에 제각기 접속된 논리 부분의 위치는 집적 회로의 설계 동안 크게 제한되지는 않는다. 상세하게는, 예시적인 실시예는 IORDs를 제각기의 단자 패드에 접속하기 위해 결정성 접속 기법(deterministic connectivity technique)을 사용한다. 중요하게도, 이러한 결정성 접속 기법은 단자 패드(12a-e, 14a-d, 16a-p)의 위치가 정의된 후에도 집적 회로내에서 IORDs 및 구성요소가 유연하게 설계되고 위치되도록 한다.
제4도에는 예시적인 실시예에 따른 바운딩 박스(50)의 예가 도시되어 있다. 바운딩 박스(50)는 16개의 구역(A, B, C, D, E, F, G, H, I, J, K, L, M, N, O, P)을 포함하는 IORD그룹(52)에 대한 수평 및 수직 배치 경계를 묘사한다. 특히, 바운딩 박스(50)는 각 구역(A-P)의 적어도 일부를 포함하도록 정의되는 실질적으로 최소의 영역이다. 각각의 IORD 구역(A-P)은 집적 회로내에서 제각기의 IORD를 포함한다.
윈도우(54)는 단자 패드 그룹(10)과 금속층(20a-m)(제2도)의 결합에 대한 수평 및 수직 배치 경계를 묘사한다. 특히, 윈도우(54)는 제2도의 전체 주 접속 셀(19)을 완전히 포함하도록 정의되는 실질적으로 최소의 영역이다. 바운딩 박스(50)는 윈도우(54)보다 작아서 IORD그룹(52)이 윈도우(54)내의 어디에서나 위치될 수 있다.
예시적인 실시예에서, 바운딩 박스(50)는 2267.1미크론 x 199.8미크론의 크기를 갖는다. 이에 비해, 윈도우(54)는 2277.5미크론 x 500.0미크론의 크기를 갖는다. 따라서, 예시적인 실시예에서, IORD그룹(52)은 10.4미크론의 (화살표(60a, 60b) 방향으로의) 수평 배치 융통성과 300.2미크론의(화살표(62a,62b) 방향으로의] 수직 배치 융통성을 갖는다. 단자 패드 그룹(10)의 경우, 수평 배치는 구역(A-P)내의 IORDs사이의 비확장성(nonscalability) 단자 패드 크기 및 주기성(periodicity)에 따라 가변적이다. 최대 배치 융통성은, 집적 회로 플로어 플랜 구성요소 및 IORDs의 구현, 설계 및 배치로 인해, 화살표(62a, 62b)의 수직 방향으로 존재한다.
바람직한 실시예의 결정성 접속 기법에 따르면, 구역(A-P)내에 16개의 IORDs각자는, 윈도우(54)내에서의 IORD그룹(52)의 실제적인 수평 및 수직 배치 위치에 관계없이, (적절한 연장 금속층을 포함하는) 금속층을 통해 단자 패드(16a-p)중 연관된 단자 패드와 접속가능하다. 특히, (제3(a-c)도와 관련하여 논의되는) 연장 금속층은, 윈도우(54)내의 IORD그룹(52)의 위치에 응답하여 제2도의 주 접속 셀(19)을 변경하므로써 구역(A-P)내의 IORDs가 단자 패드(16a-p)중 연관된 단자 패드에 접속될 수 있도록 알고리즘 방식(algorithmic manner)으로 형성된다.
구역(A-P)내의 IORDs는 단자 패드(16a-p)에 대해서는 배치(또는 위치) 융통성을 가지면서도 단자 패드(16a-p)중 연관된 단자 패드와 접속가능하다. 이러한 구역(A-P)(및 구역(A-P)의 IORDs)의 배치 융통성은 윈도우(54)내의 바운딩 박스(50)의 배치 융통성과 실질적으로 동일하다. 또한, 구역(A-P)( 및 구역(A-P)내의 각각의 IORDs)은 상호 독립적인 배치 융통성을 갖는다.
따라서, 신호 단자 패드(16a)는 구역(B)내의 IORD회로에 접속되고, 신호 단자 패드(16b)는 구역(A)내의 IORD회로에 접속된다. 마찬가지로, 신호 단자 패드(16c)는 구역(D)내의 IORD회로에 접속되고, 신호 단자 패드(16d)는 구역(C)내의 IORD회로에 접속된다. 또한, 신호 단자 패드(16e)는 구역(E)내의 IORD회로에 접속된다.
또한, 신호 단자 패드(16f)는 구역(F)내의 IORD회로에 접속되고, 신호 단자 패드(16g)는 구역(G)내의 IORD회로에 접속된다. 또한, 신호 단자 패드(16h)는 구역(H)내의 IORD회로에 접속되고, 신호 단자 패드(16i)는 구역(J)내의 IORD회로에 접속된다. 또한, 신호 단자 패드(16j)는 구역(I)내의 IORD회로에 접속되고, 신호 단자 패드(16k)는 구역(K)내의 IORD회로에 접속된다.
유사하게, 신호 단자 패드(16l)는 구역(M)내의 IORD회로에 접속되고, 신호 단자 패드(16m)는 구역(M)내의 IORD회로에 접속되고, 신호단자 패드(16n)는 구역(L)내의 IORD회로에 접속된다. 마지막으로, 신호 단자 패드(16o)는 구역(P)내의 IORD회로에 접속되고, 신호 단자 패드(16p)는 구역(O)내의 IORD회로에 접속된다.
단자 패드(16a-p) 각자는 집적 회로가 밀봉된 패키지(제2도에는 도시되어 있지 않음)의 제각기의 핀 커넥터에 접속된다. 집적 회로는 이러한 핀 커넥터를 통해 다른 회로에 인터페이스된다. 따라서, 집적 회로의 구역(A-P)내의 16개의 IORDs는 금속층(20a-m)( 및 적절한 연장 금속층)을 통해 접속되고, 단자 패드(16a-p)를 통해 패키지의 16개의 핀 커넥터에도 접속된다.
제5도에는 예시적인 실시예에 따라 실질적으로 동일한 다수의 단자 패드 그룹(10, 70, 72, 74, 76)내에서의 집적 회로 부분들의 배치 융통성이 도시되어 있다. 제5도에 도시된 바와 같이 바운딩 박스(50)는 윈도우(54)의 상부에 위치된다.
따라서, 하위 신호 연장 금속층(40a, 40b)은 제2도의 주 접속 셀(19)을 변경하여 구역(H, L)내의 IORDs가 단자 패드(16h, 16n)와 제각기 접속되도록 형성된다. 또한, 중간 신호 연장 금속층(38a-h)은 제2도의 주 접속 셀(19)을 변경하여 구역(A, C, E, G, I, K, M, O)내의 IORDs가 단자 패드(16b, 16d, 16e, 16g,16j, 16k, 16m, 16p)에 접속되도록 형성된다. 또한, 이 예에서 접지 연장 금속층(32, 34a-b)은 제5도에 도시된 바와 같이 집적 회로의 전용 접지 공급 버스가 접지 단자 패드(12a-e)에 접속되도록 형성된다.
단자 패드 그룹(70)을 참조하면, IORD그룹은 단자 패드 그룹(70)의 윈도우의 상위 중간 부분에 위치된다. 이에 비해, 단자 패드 그룹(72)의 IORD그룹은 단자 패드 그룹(72) 윈도dn의 중간 부분에 위치된다. 또한, 단자 패드 그룹(74)의 IORD그룹은 단자 패드 그룹(74) 윈도우의 하위 중간 부분에 위치된다. 또한, 단자 패드 그룹(76)의 IORD그룹은 단자 패드 그룹(76) 윈도우의 하부에 위치된다.
따라서, 각각의 IORD그룹은, IORD그룹이 그들의 윈도우내에서 제각기 위치되는 위치와는 무관하게, 자신의 윈도우내에서 위치될수 있다. 유사하게, 제5도에는 도시되어 있지 않지만, 구역(A-P)( 및 구역(A-P)내의 각각의 IORDs)은 상호 독립적인 배치(또는 위치 지정)융통성을 갖는다. 예를 들어, 단자 패드 그룹(10)의 구역(A)이 자신의 그룹 윈도우(54)의 상부에 위치되는 동시에, 단자 패드 그룹(10)의 구역(B)은 자신의 그룹 윈도우(54)의 하부에 위치될 수 있다.이러한 능력은 제2도 내지 제4도를 참조하면 명백하다. 따라서, 예시적인 실시예에서 윈도우(54)내에서의 구역(A-P)의 화살표(62a-b) 방향으로의 제각기의 위치(또는 배치)는 상호 완전히 독립적이다.
제5도에 도시된 바와 같이, 각각의 IORD그룹에 대해 신호 연장 금속층은 제2도의 주 접속 셀(19)을 변경시켜 IORD신호가 신호 단자 패드와 접속되도록 적절하게 형성된다. 또한, 접지 연장 금속층은 제5도에 도시된 바와 같이 집적 회로의 전용 접지 공급 버스가 접지 단자 패드와 접속되도록 적절하게 형성된다. 유사하게, Vdd연장 금속층은 제5도에 도시된 바와 같이 집적 회로의 전용 전원 버스가 Vdd단자 패드와 접속되도록 적절하게 형성된다. 이 예에서, 연장 금속층은 실질적으로 제5도에 도시된 바와 같이 단자 패드 그룹과 관련하여 위치되고, 배향되고, 형상화된다.
제6도는 예시적인 실시예에 따른 집적 회로(80)내의 다수 단자 패드 그룹의 어레이가 도시되어 있다. 제6도의 예에서는, 단자 패드 그룹이 4 x 9(m x n)어레이로 복제되어 있다. 이 어레이는 8개의 공백 슬롯(eight empty slots)을 포함하며, 이는 주로 (a)집적 회로(80)내에서의 기능 장치의 플로어 플랜 구현, (b)집적 회로(80)내에서의 큰 어레이의 위치 및 (c)집적 회로(80)내에서의 단자 패드의 실제 갯수로부터 비롯된다.
예를 들어, 제6도에는 제5도의 단자 패드 그룹(10, 70, 72, 74, 76)을 포함하는 집적 회로(80)가 도시되어 있다. 또한, 집적 회로(80)는 제6도에서 실선의 상자로 도시된 다른 단자 패드 그룹을 포함하며, 따라서 이 예에서 집적 회로(80)는 전체 28개의 단자 패드 그룹을 포함한다.
이러한 단자 패드 그룹 시리즈는 집적 회로(80)의 단자 패드를 분할하는 역할을 한다. 각각의 단자 패드 그룹내에서 접지, Vdd 및 신호 단자 패드는 예시적인 실시예의 결정성 접속 기법을 수용하도록 배열된다. 따라서, 예시적인 실시예의 결정성 접속 기법은 집적 회로(80)의 모든 단자 패드 그룹에 적용될 수 있다.
예시적인 실시예의 기법은 집적 회로(80)가 본 명세서에서 개시된 바와 같이 단일 최상위 레벨 금속층을 포함하는 경우에 특히 유리하다. 그 이유는 예시적인 실시예의 기법은 (단일 최상위 레벨 금속층을 패터닝하여 형성된) 금속층의 체계적인 라우팅을 지원하기 때문이다. 이러한 식으로, 라우팅은 덜 복잡해지고 처리하기 용이해진다.
따라서, 금속층은 더욱 효율적으로 사용된다. 예시적으로 실시예의 기법에 의하면, (IORDs의 신호와 무관한) 부가적인 신호는 IORD그룹(52)의 구역(A-P)(제4도)을 수평 및 수직적으로 통하여 라우팅 될 수 있다. 이러한 부가적인 신호를 라우팅할 수 있는 능력은 임의의 특정 레벨의 금속층에 한정되지 않는다.
본 명세서에서는 본 발명의 예시적인 실시예 및 장점이 상세히 기술되었지만 예로서 기술되었을 뿐 제한하는 의미로 기술된 것은 아니다. 본 발명의 예시적인 실시예에서는 본 발명의 범위, 영역 및 사상을 벗어나지 않고서도 여러 가지 변경, 대체 및 교체가 일어날 수 있다. 본 발명의 범위, 영역 및 사상은 예시적인 실시예로 제한되어서는 않되며 다음의 특허 청구범위 및 그 균등물에 의해 정의되어야 한다.

Claims (17)

  1. 집적 회로(integrated ciruitry)에 접속하기 위한 구조에 있어서, 상기 구조는, 상기 접적 회로내에 형성된 다수의 단자들(a pluraltiy of terminals) 및 상기 단자들중 적어도 하나의 단자에 접속된 적어도 하나의 금속층(at least one metal layer)을 구비하는 접속 셀(a connectivity cell) (이때, 제1영역은 상기 접속 셀을 포함하는 실질적으로 최소의 영역임)과; 상기 집적 회로의 다수의 부분들(a plurality of portions) (이때, 제2영역은 상기 부분들 각각의 적어도 일부를 포함하는 실질적으로 최소의 영역임)을 포함하며; 상기 부분들은, 상기 단자들중 제각기의 단자들과 접속가능하며, 상기 단자들에 대하여, 상기 제1영역내에서의 상기 제2영역의 배치 융통성(a placement flexibility)과 동일한 배치 융통성을 갖는 집적 회로에 접속하기 위한 구조.
  2. 제1항에 있어서, 상기 부분들은 상호 독립적인 상기 배치 융통성을 갖는 집적 회로에 접속하기 위한 구조.
  3. 제1항에 있어서, 상기 부분들은 상기 집적 회로의 수신기 부분들(receiver portions)을 포함하는 집적 회로에 접속하기 위한 구조.
  4. 제1항에 있어서, 상기 부분들은 상기 접적 회로의 드라이버 부분들(driver portions)을 포함하는 집적 회로에 접속하기 위한 구조.
  5. 제1항에 있어서, 상기 부분들은 상기 집적 회로의 수신기 및 드라이버 부분들을 포함하는 집적 회로에 접속하기 위한 구조.
  6. 제1항에 있어서, 상기 단자들은 m x n단자 어레이(an m x n array of terminals)(여기서, m과 n은 정수)인 접적 회로에 접속하기 위한 구조.
  7. 제1항에 있어서, 상기 부분들은 상기 단자들에 대하여 2-차원 측방향 배치 융통성(a two-dimensional lateral placement flexibility)을 갖는 집적 회로에 접속하기 위한 구조.
  8. 제1항에 있어서, 상기 부분들은 각각의 상기 금속층을 통해 상기 단자들중 제각기의 단자들에 접속가능한 집적 회로에 접속하기 위한 구조.
  9. 제1항에 있어서, 각각의 상기 금속층을 형성하기 위해 단일 레벨 금속층(a single level metal layer)이 패터닝(patterning)되는 집적 회로에 접속하기 위한 구조.
  10. 제1항에 있어서, 상기 단자들중 적어도 하나의 단자는 상기 집적 회로가 밀봉(encapsulate)된 패키지(a package)의 제각기의 핀 커넥터(a respective pin connector)에 접속되는 집적 회로에 접속하기 위한 구조.
  11. 집적 회로에 접속하기 위한 방법에 있어서, 상기 집적 회로내에 형성된 다수의 단자들 및 상기 단자들중 적어도 하나의 상기 단자에 접속된 적어도 하나의 금속층을 포함하는 접속 셀을 형성하되, 제1영역은 상기 접속 셀을 포함하는 실질적으로 최소의 영역이 되도록 하는 단계와; 상기 집적 회로의 다수의 부분들을 상기 단자들중 제각기의 단자들에 접속하여, 상기 부분들이 상기 단자들에 대하여 상기 제1영역내에서 제2영역의 배치 융통성과 실질적으로 동일한 배치 융통성을 갖도록 하는 단계를 포함하되, 상기 제2영역은 각각의 상기 부분의 적어도 일부를 포함하는 실질적으로 최소의 영역인 집적 회로에 접속하기 위한 방법.
  12. 제11항에 있어서, 상기 접속 단계는, 상기 부분들이 상호 독립적인 상기 배치 유연성을 갖도록 상기 부분들을 상기 단자에 접속하는 단계를 포함하는 집적 회로에 접속하기 위한 방법.
  13. 제11항에 있어서, 상기 형성 단계는, m x n단자 어레이(여기서, m과 n은 정수)를 포함하는 상기 접속 셀을 형성하는 단계를 포함하는 집적 회로에 접속하기 위한 방법.
  14. 제11항에 있어서, 상기 접속 단계는, 상기 부분들이 상기 단자들에 대하여 2-차원 측방향 배치 융통성을 갖도록 상기 부분들을 상기 단자들에 접속하는 단계를 포함하는 집적 회로에 접속하기 위한 방법.
  15. 제11항에 있어서, 상기 접속 단계는, 상기 부분들을 각각의 상기 금속층을 통해 상기 단자들중 제각기의 단자들에 접속하는 단계를 포함하는 집적 회로에 접속하기 위한 방법.
  16. 제11항에 있어서, 단일 레벨 금속층을 패터닝하여 각각의 상기 금속층을 형성하는 단계를 더 포함하는 집적 회로에 접속하기 위한 방법.
  17. 제11항에 있어서, 상기 단자들중 적어도 하나의 단자는 상기 집적 회로가 밀봉된 패키지의 제각기의 핀 커넥터에 접속하는 단계를 더 포함하는 집적 회로에 접속하기 위한 방법.
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