KR100192539B1 - Method of manufacturing cmos transistor - Google Patents
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Abstract
본 발명은 씨모스 트랜지스터에 관한 것으로 특히, 공정단순화 및 숏채널효과(Short Channel Effect)를 개선하기에 적당한 씨모스 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to CMOS transistors, and more particularly, to a method of manufacturing a CMOS transistor suitable for improving process simplicity and short channel effect.
이와 같은 본 발명의 씨모스 트랜지스터의 제조방법은 제1 도전형 반도체 기판에 선택적으로 제1 도전형 웰 및 제2 도전형 웰을 형성는 단계 ; 상기 제1 도전형 웰 및 제2 도전형 웰에 선태적으로 격리 절연막을 형성하는 단계 ; 상기 제1 도전형 웰 및 제2 도전형 웰에 선택적으로 게이트 전극을 형성하는 단계 ; 상기 게이트 전극 측면으로 측벽 스페이서를 형성하는 단계 ; 상기 제1 도전형 웰 영역을 제1 포트레지스트 패턴으로 선택적으로 마스킹하는 단계 ; 상기 제2 도전형 웰 영역내에 펀치스루 스토핑 이온을 틸트이온 주입하여 제 2전형 매몰층을 형성하는 단계 ; 상기 제2 도전형 웰 영역의 측벽 스페이서 밑으로 저농도 제1 도전형 불순물이온을 틸트 이온주입하여 저농도 제1 도전형 불순물 영역을 형성하는 단계 ; 상기 제2 도전형 웰 영역에 고농도 제1 도전형 불순물 이온을 주입하여 고동도 제1 도전형 불순물 영역을 형성하는 단계 ; 상기 제1 포토레지스트 패턴을 제거하는 단계 ; 상기 제2 도전형 웰 영역을 제2 포토레지스트 패턴으로 선택적으로 마스킹하는 단계 ; 상기 노출된 제1 도전형 웰 영역내에 제1 도전형의 펀치스루 스토핑 이온은 틸트이온 주입하여 제1 도전형 매몰층을 형성하는 단계 ; 상기 제1 도전형 웰 영역의 측벽 스페이서 밑으로 저농도 제2 도전형 불순물 이온을 틸트이온 주입하여 저농도 제2 도전형 불순물 영역을 형성하는 단계 ; 상기 제1 도전형 웰 영역에 고농도 제2 도전형 불순물 이온을 주입하여 고농도 제2 도전형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.Such a method for manufacturing a CMOS transistor of the present invention may include forming a first conductive well and a second conductive well on a first conductive semiconductor substrate; Forming an isolation insulating film in the first conductive well and the second conductive well selectively; Selectively forming a gate electrode in the first conductive well and the second conductive well; Forming sidewall spacers on the side of the gate electrode; Selectively masking the first conductivity type well region with a first resist pattern; Forming a second buried layer by implanting punch-through stop ions into the second conductive well region by tilting ions; Forming a low concentration first conductivity type impurity region by tilting a low concentration first conductivity type impurity ion under the sidewall spacer of the second conductivity type well region; Implanting high concentration first conductivity type impurity ions into the second conductivity type well region to form a high conductivity first conductivity type impurity region; Removing the first photoresist pattern; Selectively masking the second conductivity type well region with a second photoresist pattern; Forming a first conductive buried layer by implanting a tilt-through punching stopping ion of a first conductive type into the exposed first conductive type well region; Forming a low concentration second conductivity type impurity region by tilting implanting low concentration second conductivity type impurity ions under the sidewall spacer of the first conductivity type well region; And implanting high concentration second conductivity type impurity ions into the first conductivity type well region to form a high concentration second conductivity type impurity region.
Description
본 발명은 씨모스 트랜지스터에 관한 것으로 특히, 공정단순화 및 숏채널효과(Short Channel Effect)를 개선하기에 적당한 씨모스 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to CMOS transistors, and more particularly, to a method of manufacturing a CMOS transistor suitable for improving process simplicity and short channel effect.
모스(MOS : Metal Oxide Semiconductor) 소자의 고집적화 및 고속화를 위해 점차로 소자의 크기, 그 중에서 채널(Channel)의 길이를 줄여 매우 적게 제조하였다.In order to increase the integration and speed of the metal oxide semiconductor (MOS) device, the size of the device and the length of the channel among them are gradually reduced to make very few.
모스 트랜지스터의 미세화는 스케일링(Scaling) 원칙을 지표로 진행된다.The miniaturization of the MOS transistor proceeds as an index on the principle of scaling.
즉, 스케일링 팩터를 K라 하면 소자(Device)의 가로 방향, 세로 방향 치수를 K만큼 축소함과 동시에 기판 불순물 농도를 K만큼 증가시키고 소오스/드레인 깊이는 K만큼 감소한다.That is, if the scaling factor is K, the horizontal and vertical dimensions of the device are reduced by K, the substrate impurity concentration is increased by K, and the source / drain depth is decreased by K.
이 경우 내부관계를 유지하기 위해 전원전압을 K만큼 낮춤으로서 디바이스의 특성을 열화시키는 일없이 고집적 소자로서의 신호전달 지연시간을 K만큼 감소하고 전력소비 K2만큼 감소시킬 수 있다.In this case, by lowering the power supply voltage by K to maintain the internal relationship, the signal propagation delay time as a highly integrated device can be reduced by K and power consumption K 2 without degrading device characteristics.
그러나, 실제로는 시스템(System)과의 정합성 때문에 전원전압은 일정한 상태로 소자의 미세화가 진행되고 있다.However, in reality, miniaturization of the device is progressing with a constant power supply voltage due to compatibility with the system.
그 결과 채널길이의 축수(Short Channel)에 따른 드레인 공핍영역의 증가에 따라 채널접합과 상호 작용하여 전위장벽을 낮추는 드레인 유기장벽 감소(DIBL : Drain Induced Barrier Lowering)의 문제가 발생한다.As a result, as the drain depletion region increases according to the channel length (Short Channel), a problem of Drain Induced Barrier Lowering (DIBL) that interacts with the channel junction and lowers the potential barrier occurs.
또한, 소오스와 드레인 공핍영역의 침투가 심해져 두 공핍영역이 만나는 펀치스루(Punch Through) 효과가 발생하여 누설(Leakage)전류가 증가한다.In addition, the penetration of the source and drain depletion regions is severe, resulting in a punch through effect where the two depletion regions meet, thereby increasing leakage current.
그러한, 숏채널효과에 의한 드레인 유기장벽 감소 및 펀치스루 효과에 대한 방지책으로 채널의 깊은 영역에 대한 임계전압(Threshold Voltage) 조절이온입 및 펀치스루 스토핑 이온주입이 필요하게 되었다.As a countermeasure against the drain organic barrier reduction and the punchthrough effect by the short channel effect, it is necessary to control the threshold voltage ion implantation and the punchthrough stopping ion implantation into the deep region of the channel.
그리고, 임계전압 조절이온 및 펀치스루 스토핑 이온으로 인해 발생하는 전류구동력 저하도 해결해야할 문제이다.In addition, the current driving force drop caused by the threshold voltage control ion and the punch-through stop ion is also a problem to be solved.
제1도는 기판 깊이에 대한 이온주입 농도 프로파일 다이어그램(Profile Diagram)으로써 일명 가우시안(Gaussian) 분포라 한다.FIG. 1 is a profile diagram of ion implantation concentration profile for substrate depth, also known as Gaussian distribution.
이온주입 기술은 원하지 않는 영역으로 들어오는 불순물을 방지하는 마스크(mask)로써 포토레지스트(photoresist)를 사용할 수 있으며 균일성 또한 확산(Diffusion)법에 비해 양호하다는 장점이 잇는 기술로써 이온주입법의 원리는 고에너지(High Energy)의 이온을 기판에 충돌시켜 물리적으로 매립(Buried)하는 방법이다.Ion implantation technology can use photoresist as a mask that prevents impurities from entering into unwanted areas and has the advantage that uniformity is better than diffusion method. It is a method of physically buried by impinging high energy ions on a substrate.
이때 충돌한 이온은 입사-에너지나 이온의 종류, 기판의 상태 등이 따라서 결정된 어떤 깊이까지 도달하며, 기판에 충격(Damage)을 주어 결함층을 형성한다. 이러한 결함층은 열처리(Annealing)에 의해 회복된다.At this time, the collided ions reach a certain depth determined according to the incident-energy, the type of the ions, the state of the substrate, and the like, and damage the substrate to form a defect layer. This defect layer is recovered by annealing.
이때, 주입된 이온은 주위의 기판 원자들과 충돌하다가 에너지가 소모되어 에너지가 0이 될 때 정지하는 것으로 기판중에 주입된 이온 도달거리(Range)는 이온 하나하나에 대해 랜덤(Random)하고, 동시에 주입되는 많은 이온에 대해 어떤 분포를 갖는데 그것이 가우시안 분포이다.At this time, the implanted ions collide with surrounding substrate atoms and stop when the energy is consumed and the energy becomes zero. The implanted ion range in the substrate is random for each ion and at the same time. It has a distribution for many of the implanted ions, which is Gaussian.
이때, 이온분포의 중심(C)을 투사범위(Projection Range : Rp)라고 부른다. 그리고, 농도분포는 기판의 깊이에 따라 Rp에서 최대치를 나타내고 기판의 얕은 부분(A)과 깊은 부분(B)(Rp의 양측 테일(tail))은 점차로 감소하는 분포를 나타낸다.At this time, the center C of the ion distribution is called a projection range (RP). The concentration distribution shows a maximum value at Rp according to the depth of the substrate, and the shallow portion A and the deep portion B (both tails of Rp) of the substrate gradually decrease.
이하에서 첨부된 도면을 참조하여 이온주입 기술을 이용한 종래 씨모스 트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a conventional CMOS transistor using an ion implantation technique will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2j도는 종래 씨모스 트랜지스터의 제조공정 단면도이다.2A to 2J are cross-sectional views of a conventional CMOS transistor manufacturing process.
먼저, 제2a도에 나타낸 바와 같이 n형 반도체 기판(1)상에 통상의 공정으로 p형 웰(2), n형 웰(3) 및 필드 산화막(4)을 형성한다.First, as shown in FIG. 2A, the p-type well 2, the n-type well 3 and the field oxide film 4 are formed on the n-type semiconductor substrate 1 in a normal process.
제2b도에 나타낸 바와 같이, 상기 n형 웰(3) 영역만 제1 포토레지스트 패턴(PR1)을 사용하여 선택적으로 마스킹 한 후 p형 웰(2) 영역내에 p형 펀치스루 스토핑 이온 및 p형 문턱전압 조절용 이온을 주입하여 p형 제1 매몰층(buried layer)(5) 및 p형 제2 매몰층(buried layer)(6)을 차례로 형성한다.As shown in FIG. 2B, only the n-type well 3 region is selectively masked using the first photoresist pattern PR 1 , and then p-type punch-through stopping ions in the p-type well 2 region and The p-type threshold buried layer 5 and the p-type second buried layer 6 are sequentially formed by implanting p-type threshold voltage ions.
이때, p형 제1 매몰층(5)은 펀치스루(punch through) 현상을 방지하기 위한 것으로 p형 제2 매몰층(6) 보다 p형 웰(2)영역 내에 깊이 형성한다.At this time, the first p-type buried layer 5 is formed in the p-type well 2 region rather than the second p-type buried layer 6 to prevent punch-through phenomenon.
그리고, p형 제1매몰층(5) 및 p형 매몰층(6)에 주입하는 이온은 B 또는 BF2이온이다.The ions implanted into the p-type first buried layer 5 and the p-type buried layer 6 are B or BF 2 ions.
제2c도에 나타낸 바와 같이 상기 제 포토레지스트 패턴(PR2)을 제거한다. 그 다음 p형 웰(2) 영역을 제2 포트레지스트 패턴(PR2)을 사용하여 선택적으로 마스킹한 후 노출된 n형 웰(3) 영역내에 n형 펀치스루 스토핑 이온을 주입하여 n형 제 1매몰층(7)을 형성한다.As shown in FIG. 2C, the photoresist pattern PR 2 is removed. Next, the p-type well 2 region is selectively masked using the second photoresist pattern PR 2 , and then n-type punch-through stopping ions are implanted into the exposed n-type well 3 region. The single investment layer 7 is formed.
이어서 n형 문턱전압(Threshold Voltage) 조절용 이온을 주입하여 n형 제2 매몰층(8)을 형성한다.Subsequently, an n-type second buried layer 8 is formed by implanting ions for adjusting the n-type threshold voltage.
이때, n형 제 1매몰층(7)은 펀치스루(Punch Throgh) 현상을 방지하기 위한 것으로 n형 제2 매몰층(8) 보다 n형 웰(2)영역내에 깊이 형성한다.At this time, the n-type first buried layer 7 is formed in the n-type well 2 region rather than the n-type second buried layer 8 in order to prevent a punch-through phenomenon.
그리고, n형 제1 매몰층(7) 및 제2 매몰층(8)에 주입하는 이온은 P 또는 As 이온이다.The ions implanted into the n-type first buried layer 7 and the second buried layer 8 are P or As ions.
제2d도에 나타낸 바와 같이 상기 제2 포토레지스트 패턴(PR2)을 제거한다. 그 다음, 기판 전면에 게이트 산화막(9), 폴리실치콘층 및 캡 산화막(11)을 차례로 형성하고 선택적으로 패터닝(포토리소그래픽 공정+식각공정)하여 게이트 전극(10)을 형성한다.As shown in FIG. 2D, the second photoresist pattern PR2 is removed. Next, the gate oxide film 9, the polysilicon layer and the cap oxide film 11 are sequentially formed on the entire surface of the substrate, and selectively patterned (photolithographic process + etching process) to form the gate electrode 10. FIG.
제2e도에 나타낸 바와 같이 n형 웰(3) 영역을 제3포토레지스트 패턴(PR3)을 사용하여. 선택적으로 마스킹 한다.As shown in FIG. 2E, the n-type well 3 region was formed using a third photoresist pattern PR 3 . Optionally mask.
그다음 상기 게이크 전극(10)을 마스크로 하여 노출된 p형 웰(2) 영역에 저농도 n형 불순물 이온을 주입하여 n형 LDD 영역(12)을 형성한다.Next, the n-type LDD region 12 is formed by implanting low concentration n-type impurity ions into the exposed p-type well 2 region using the gate electrode 10 as a mask.
제2f도에 나타낸 바와 같이 상기 제3포토레지스트 패턴(PR3)을 제거한다. 그 다음, p형 웰(2)영역을 제4포토레지스트 패턴(PR4)을 사용하여 선택적으로 마스킹한다.As shown in FIG. 2F, the third photoresist pattern PR 3 is removed. Then, the p-type well 2 region is selectively masked using the fourth photoresist pattern PR 4 .
그다음 노출된 n형 웰(3) 영역에 게이트 전극(10)을 마스크로 하여 저농도 p형 불순물 이온을 주입항여 p형 LDD 영역(13)을 형성한다.Next, the p-type LDD region 13 is formed by implanting low-concentration p-type impurity ions into the exposed n-type well 3 region using the gate electrode 10 as a mask.
제2g도에 나타난 바와 같이 상기 제 4포토레지스트 패턴(PR4)을 제거한다. 그 다음 게이트 전극(10)을 포함한 전면에 측별 스페이스 형성용 절연박을 증착한 다음 에치백하여 게이트 전극(10) 측면에 측벽 스페이서(14)를 형성한다.As shown in FIG. 2g, the fourth photoresist pattern PR 4 is removed. Next, an insulating foil for forming a side space is deposited on the entire surface including the gate electrode 10 and then etched back to form sidewall spacers 14 on the side of the gate electrode 10.
제2h도에 나타낸 바와 같이, n형 웰(3) 영역을 제5 포토레지스트 팬턴(PR5)을 사용하여 선택적으로 마스킹 한다.As shown in FIG. 2h, the n-type well 3 region is selectively masked using a fifth photoresist pant PR 5 .
그 다음, 노출된 p형 웰(2) 영역에 측벽 스페이서(14) 및 게이트 전극(10)을 마스크로 하여 고농도 n형 불순물 이온을 주입하여 n형 소오드/드레인 영역(15)을 형성한다.Next, a high concentration of n-type impurity ions is implanted into the exposed p-type well 2 region using the sidewall spacers 14 and the gate electrode 10 as a mask to form an n-type source / drain region 15.
제2i도에 나타낸 바와 같이 상기 제5 포토레지스트 패턴(PR5)을 제거한다. 그 다음 제6 포토레지스트 패턴(PR6)을 사용하여 p형 웰(2) 영역을 선택적으로 마스킹 한다.As shown in FIG. 2i, the fifth photoresist pattern PR 5 is removed. Next, the p-type well 2 region is selectively masked using the sixth photoresist pattern PR6.
그 다음 노출된 n형 웰(3) 영역에 측벽 스페이서(14) 및 게이트 전극(10)을 마스크로 하여 고농도 p형 불순물 이온을 주입하여 p형 소오드/드레인 영역(16)을 형성한다.Next, a high concentration of p-type impurity ions is implanted into the exposed n-type well 3 region using the sidewall spacer 14 and the gate electrode 10 as a mask to form a p-type source / drain region 16.
제2j도에 나타낸 바와 같이 제6 포토레지스트 페턴(PR6)을 제거하여 종래 씨모스 트랜지스터를 완성하였다.As shown in FIG. 2j, the sixth photoresist pattern PR 6 was removed to complete the conventional CMOS transistor.
종래와 같은 씨모스 트랜지스터 제조방법에 있어서 다음과 같은 문제점이 있었다.The conventional CMOS manufacturing method has the following problems.
첫째, p형 웰 및 n형 웰에 각각 문턱전압 조절을 위한 이온주입 공정, 핀치스루 스토핑 이온주입 공정, LDD 영역형성 이온주입 공정 및 소오드/드레인 영역을 형성하기 위한 이온주입 공정시 포토레지스트를 이용한 마스크 스텝이 6단계로 복잡하여 수율 및 생산성 향상에 제한이 있었다.First, photoresist during the ion implantation process, the pinch-stop-stopping ion implantation process, the LDD region formation ion implantation process, and the ion implantation process for forming the cathode / drain regions in the p-type well and the n-type well, respectively. Using a mask step is complicated in six steps, there was a limit in improving yield and productivity.
둘째, 문턱전압조절 이온주입 및 펀치스루 스토핑 이온주입 공정시 게이트 전극 아래의 체널영역에 문턱전압조절 이온 및 펀치스루 스토핑 이온이 존재하게 된다.Second, the threshold voltage control ion and the punch-through stop ions are present in the channel region under the gate electrode during the ion implantation process.
즉 가우시안 분포에 따른 테일(tail) 부분의 불순물이 남게 되어 게이트 구동시 캐리어(carrier)의 이동도가 감소되므로 기가(GIGA)급 소자형성시 전류구동 능력 감소 등의 문제가 발생하여 소자의 신뢰를 저하시킨다.That is, since the impurities in the tail part due to the Gaussian distribution remain, and the mobility of the carrier is reduced when driving the gate, problems such as the reduction of the current driving capability when forming a GIGA-class device may occur. Lowers.
본 발명은 상시와 같은 종래 시모스 트랜지스터 문제점을 해결하기 위한 것으로, 제조공정 단순화 및 숏캐널 효과개선이 적당한 씨모스 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.The present invention is to solve the conventional CMOS transistor problem, and to provide a method for manufacturing a CMOS transistor suitable for simplifying the manufacturing process and improvement of the short channel effect.
제1도는 기판 깊이에 대한 이온주입 농도 프로파일 다이어그램.1 is a diagram of ion implantation concentration profile versus substrate depth.
제2a도 내지 제2j도는 종래 씨모스 트랜지스터의 제조공정 단면도.2A to 2J are cross-sectional views of a conventional CMOS transistor manufacturing process.
제3a도 내지 제3i도는 본 발명 씨모스 트랜지스터의 제조공정 단면도.3A to 3I are sectional views of the manufacturing process of the present CMOS transistor.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
20 : n형 반도체 기판 21 : p형 웰(well)20: n-type semiconductor substrate 21: p-type well
22 : n형 웰(well) 23 : 격리 절연막22 n-type well 23 insulating film
24 : 게이트 절연막 25 : 게이트 전극24 gate insulating film 25 gate electrode
26 : 캡 절연막 27 : 측벽 스페이서26 cap insulating film 27 sidewall spacer
28 : p형 매몰층 29 : n형 LDD 영역28 p-type buried layer 29 n-type LDD region
30 : n형 소오스/드레인 영역 31 : n형 매몰층30: n-type source / drain region 31: n-type buried layer
32 : p형 LDD영역 33 : p형 소오스/드레인 영역32: p-type LDD region 33: p-type source / drain region
본 발명에 따른 씨모스 트랜지스터의 제조방법은 제1 도전형 반도체 기판에 선택적으로 제1 도전형 웰 및 제2 도전형 웰을 형성하는 단계 ; 상기 제1 도전형 웰 및 제2 도전형 웰에 선택적으로 격리 절연막을 형성하는 단계 ; 상기 제1 도전형 웰 및 제2 도전형 웰에 선택적으로 게이트 전극을 형성하는 단계 ; 상기 게이트 전극 측면으로 측벽 스페이서를 형성하는 단계 ; 상기 제1 도전형 웰 영역을 제1 포토레지스트 패턴으로 선택적으로 마스킹하는 단계 ; 상기 제2 도전형 웰 영역내에 제2 도전형 의 펀치스루 스토핑 이온을 틸트이온 주입하여 제2 도전형 매몰층을 형성하는 단계 ; 상기 제2 도전형 웰 영역의 측별 스페이서 밑으로 저농도 제1 도전형 불순물 이온을 틸트 이온주입하여 저농도 제1 도전형 불순물 영역을 형성하는 단계 ; 상기 제2 도전형 웰 영역에 고농도 제1 도전형 불순물 이온을 주입하여 고농도 제1 도전형 불순물 영역을 형성하는 단계 ; 상기 제1 포토레지스트 패턴을 제거하는 단계 ; 상기 제2 도전형 웰 영역을 제2 포토레지스트 패턴으로 선택적으로 마스킹하는 단계 ; 상기 노출된 제1 도전형 웰 영역내에 제1 도전형 펀치스루 스토핑 이온을 틸트이온 주입하여 제1 도전형 매몰층을 형성하는 단계 ; 상기 제1 도전형 웰 영역의 측벽 스페이서 밑으로 저농도 제2 도전형 불순물 이온을 틸트이온 주입하여 저농도 제2 도전형 불순물 영역을 형성하는 단계 ; 상기 제1 도전형 웰 영역에 고농도 제2 도전형 불순물 이온을 주입하여 고농도 제2 도전형 불순물영역을 형성하는 단계를 포함한다.A method of manufacturing a CMOS transistor according to the present invention may include forming a first conductive well and a second conductive well on a first conductive semiconductor substrate; Selectively forming an insulating insulating film in the first conductive well and the second conductive well; Selectively forming a gate electrode in the first conductive well and the second conductive well; Forming sidewall spacers on the side of the gate electrode; Selectively masking the first conductivity type well region with a first photoresist pattern; Forming a second conductive buried layer by implanting a second conductive punch-through stopping ion into the second conductive well region by tilting ion; Forming a low concentration first conductivity type impurity region by tilting a low concentration of the first conductivity type impurity ion under a side spacer of the second conductivity type well region; Implanting high concentration first conductivity type impurity ions into the second conductivity type well region to form a high concentration first conductivity type impurity region; Removing the first photoresist pattern; Selectively masking the second conductivity type well region with a second photoresist pattern; Forming a first conductive buried layer by tilting a first conductive punch-through stopping ion into the exposed first conductive well region; Forming a low concentration second conductivity type impurity region by tilting implanting low concentration second conductivity type impurity ions under the sidewall spacer of the first conductivity type well region; And implanting high concentration second conductivity type impurity ions into the first conductivity type well region to form a high concentration second conductivity type impurity region.
상기와 같은 본 발명 씨모스 트랜지스터 제조방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.If described in detail with reference to the accompanying drawings, the present invention CMOS transistor manufacturing method as follows.
제3a도 내지 제3i도는 본 발명에 따른 씨모스 트랜지스터의 제조공정 단면도이다.3A to 3I are cross-sectional views of a manufacturing process of the CMOS transistor according to the present invention.
먼저 제3a도에 나타낸 바와 같이 n형 반도체 기판(20)상에 통상의 공정으로 p형 웰(21), n형웰(22) 및 필드 산화막(23)을 형성한다.First, as shown in FIG. 3A, the p-type well 21, the n-type well 22, and the field oxide film 23 are formed on the n-type semiconductor substrate 20 in a normal process.
제3b도에 나타낸 바와 같이 반도체 기판(20) 전면에 게이트 절연막(24), 도전층, 캡절연막(26)을 차례로 형성하고 선택적으로 패터닝(포토리소그래피 공정+식각공정)하여 p형 웰(21) 및 n형 웰(22) 영역 상층으로 게이트 전극(25)을 형성한다.As shown in FIG. 3B, the gate insulating film 24, the conductive layer, and the cap insulating film 26 are sequentially formed on the entire surface of the semiconductor substrate 20, and selectively patterned (photolithography process + etching process) to form the p-type well 21. And a gate electrode 25 formed over the n-type well 22 region.
그 다음 게이트 전극(25) 측면으로 측벽 스페이서(27)을 형성한다.Next, sidewall spacers 27 are formed on the side of the gate electrode 25.
제3c도에 나타낸 바와 같이 상기 n형 웰(22) 영역만 제1 포토레지스트 패턴(PR20)을 사용하여 선택적으로 마스킹 하고 틸트(tilt) 이온주입법으로 p형 불순물 이온을 노출된 p형 웰(21) 영역내에 주입하여 p형 매몰층(buried layer)(28)을 형성한다.As shown in FIG. 3C, only the n-type well 22 region may be selectively masked using the first photoresist pattern PR 20 , and the p-type well exposing p-type impurity ions by a tilt ion implantation method. 21) implanted into the region to form a p-type buried layer 28;
이때, p형 불순물 이온주입은 펀치스루를 방지하기 위한 것으로 약 45°∼60°의 기울기로 주입한다. 그리고, p형 불순물은 In 이온을 사용하는데 제1도에 나타낸 바와 같은 가우시안 분포에 따라 기판의 얕은 부분(A)에도 어느 정도 분포됨을 알 수 있다.At this time, the p-type impurity ion implantation is implanted at a slope of about 45 ° to 60 ° to prevent punchthrough. The p-type impurity uses In ions, and it can be seen that the p-type impurity is distributed to some extent in the shallow portion A of the substrate according to the Gaussian distribution as shown in FIG.
즉, 펀치스루 방지용 이온인 In 이온의 테일(tail)부분인 얇은 부분(A)에서 문턱 전압조절용 이온을 주입한 것과 같은 효과를 나타내는 것이다.That is, the same effect as injecting the threshold voltage control ions is injected from the thin portion (A) that is the tail (tail) of In ions that are punch-through prevention ions.
또한, 게이트 전극(25) 및 측벽 스페이서(27) 아래의 채널영역(도시하지 않음)으로는 In이온이 주입되지 못함을 알 수 있다.Further, it can be seen that In ions are not implanted into the channel region (not shown) under the gate electrode 25 and the sidewall spacers 27.
그리고 In 이온 대신 B 또는 BF2이온을 틸트(tilt) 이온주입하여 사용할 수도 있다.In addition, instead of In ions, B or BF 2 ions may be used by tilting ion implantation.
제3d도에 나타낸 바와 같이 틸트(tilt) 이온주입법으로 측벽 스페이서(27)아래에 저농도 n형 불순물 이온을 주입하여 n형 LDD 영역(29)을 형성한다.As shown in FIG. 3D, the n-type LDD region 29 is formed by implanting low concentration n-type impurity ions under the sidewall spacers 27 by a tilt ion implantation method.
제3e도에 나타낸 바와 같이 상기 게이트 전극(25) 및 측벽 스페이서(27)를 마스크로 하여 p형 웰(21)영역에 고농도 n형 불순물 이온을 주입하여 n형 소오스/드레인 영역(30)을 형성한다.As shown in FIG. 3E, a high concentration of n-type impurity ions is implanted into a p-type well 21 region using the gate electrode 25 and the sidewall spacers 27 as a mask to form an n-type source / drain region 30. do.
제3f도에 나타낸 바와 같이 상기 제1 포토레지스트 패턴(PR20)를 제거하고 제2 포토레지스트 패턴(PR21)을 이용하여 p형 웰(21) 영역을 선택적으로 마스킹 한다.As shown in FIG. 3F, the first photoresist pattern PR 20 is removed and the region of the p-type well 21 is selectively masked using the second photoresist pattern PR 21 .
그 다음 틸트(tilt) 이온주입법으로 n형 불순물 이온을 노출된 n형 웰(22) 영역내애 주입하여 n형 매물형(31)을 형성한다.Then, n-type impurity ions are implanted into the exposed n-type well 22 region by tilt ion implantation to form an n-type buried material 31.
이때, n형 매몰층(31)은 펀치스루를 방지하기 위한 것으로 45°∼60° 각도로 주입하는데 제3c도에 나타낸 바와 같은 문턱전압 조절용 이온을 주입한 것과 같은 효과를 나타낼 수 있는 것이다.At this time, the n-type buried layer 31 is intended to prevent punch-through and may have the same effect as implanting the threshold voltage adjustment ions as shown in FIG.
그리고 채널영역(게이트전극 아래)으로는 게이트 전극(25) 및 측벽 스페이서(27)가 마스크롤 작용하여 펀치스루를 방지하는 n형 매몰층(31) 형성을 위해 주입한 n형 불순물 이온이 주입되지 못함을 알수 있다. 이때, n형 불순물 이온으로는 As 또는 P 이온중 어느 하나를 사용한다.In addition, the implanted n-type impurity ions are implanted into the channel region (below the gate electrode) to form the n-type buried layer 31 which prevents the punch-through by the gate electrode 25 and the sidewall spacers 27 acting as masks. I can see that I can not. At this time, any one of As and P ions is used as the n-type impurity ion.
제3g도에 나타낸 바와 같이 노출된 n형 웰(22)영역에 저농도 p형 불순물 이온을 틸트이온 주입법으로 주입하여 노출된 n형 웰(22) 영역의 측벽 스페이서(27) 아래에 LDD 영역(32)을 형성한다.As shown in FIG. 3G, low concentration p-type impurity ions are implanted into the exposed n-type well 22 region by a tilt ion implantation method, and the LDD region 32 is disposed below the sidewall spacers 27 of the exposed n-type well 22 region. ).
제3h도에 나타낸 바와 같이 상기 게이트 전극(25) 및 측벽 스페이서(27)를 마스크로 하여 n형 웰(22)영역에 고농도 p형 불순물 이온을 주입하여 p형 소오스/드레인 영역(33)을 형성한다.As shown in FIG. 3H, a high concentration of p-type impurity ions is implanted into the n-type well 22 region using the gate electrode 25 and the sidewall spacers 27 as a mask to form the p-type source / drain region 33. do.
제3i도에 나타낸 바와 같이 제2 포토레지스트 패턴(PR21)을 제거하여 본 발명 씨모스 트랜지스터를 완성한다.As shown in FIG. 3I, the second photoresist pattern PR 21 is removed to complete the present CMOS transistor.
본 발명에 따른 씨모스 트랜지스터의 제조방법에 있어서는 다음과 같은 효과가 있다.The manufacturing method of the CMOS transistor according to the present invention has the following effects.
첫째, 펀치스루 스토핑 이온주입공정, LDD 영역형성 이온주입공정 및 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 포토레지스트를 이용한 마스크 스텝이 2단계로 간단해져 생산성을 향상 시킬 수 있다.First, in the punch-through stop ion implantation process, the LDD region formation ion implantation process, and the ion implantation process for forming the source / drain regions, a mask step using a photoresist is simplified in two steps, thereby improving productivity.
둘째, 펀치스루 스토핑 이온주입 공정시 게이트 전극 및 게이트 전극 측면의 측벽 스페이서 형성후 틸트 이온주입을 하여 채널영역에 대한 불순물의 적접적인 영향을 감소시켜 구동시 캐리어(carrier)의 이동도(mobility)가 증가하여 전체적인 소자의 스피드가 증가하므로 기가(GIGA)급 소자를 구현하기에 적당한 소자를 제공할 수 있다.Second, in the punch-through stop ion implantation process, after forming the gate electrode and sidewall spacers on the side of the gate electrode, tilt ion implantation is performed to reduce the direct influence of impurities on the channel region, thereby driving the mobility of the carrier during driving. Since the increase of the overall device speed increases, it is possible to provide a device suitable for implementing a GIGA class device.
Claims (6)
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