KR980012428A - CMOS MOS transistor manufacturing method - Google Patents
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Abstract
본 발명은 씨모스 트랜지스터에 관한 것으로 특히, 공정단순화 및 숏채널효과(Short Effect)를 개선하기에 적당한 씨모스 트랜지스터의 제조방법에 관한 것이다. 이와 같은 본 발명의 씨모스 트랜지스터의 제조방법은 제 1 도전형 반도체 기판에 선택적으로 제 1 도전형 웰 및 제 2 도전형 웰을 형성하는 단계; 상기 제 1 도전형 웰 및 제 2 도전형 웰에 선택적으로 격리 절연막을 형성하는 단계; 상기 제 1 도전형 웰 및 제 2 도전형 웰에 선택적으로 게이트 전극을 형성하는 단계; 상기 게이트 전극 측면으로 측벽 스페이서를 형성하는 단계; 상기 제 1 도전형 웰 영역을 제 1 포트레지스트 패턴으로 선택적으로 마스킹하는 단계; 상기 제 2 도전형 웰 영역내에 펀치스루 스토핑 이온을 틸트이온 주입하여 제 2 도전형 매몰층을 형성하는 단계; 상기 제 2 도전형 웰 영역의 측벽 스페이서 밑으로 저농도 제 1 도전형 불순물 이온을 틸트 이온주입하여 저농도 제 1 도전형 웰 불순물 영역을 형성하는 단계; 상기 제 2 도전형 웰 영역에 고농도 제 1 도전형 불순물 이온을 주입하여 고농도 제 1 도전형 불순물 영역을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 제거하는 단계; 상기 제 2 도전형 웰 영역을 제 2 포토레지스트 패턴을 선택적으로 마스킹하는 단계; 상기 노출된 제 1 도전형 웰 영역내에 제 1 도전형의 펀치스루 스토핑 이온을 틸트이온 주입하여 제 1 도전형 매몰층을 형성하는 단계; 상기 노출된 제 1 도전형 웰 영역의 측벽 스페이서 밑으로 저농도 제 2 도전형 불순물 이온을 틸트이온 주입하여 저농도 제 2 도전형 불순물 영역을 형성하는 단계; 상기 제1 도전형 웰 영역에 곤오도 제 2 도전형 불순물 이온을 주입하여 고농도 제 2 도전형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a CMOS transistor, and more particularly, to a method of manufacturing a CMOS transistor suitable for improving process simplification and short channel effect. A method of fabricating a CMOS transistor according to the present invention includes: forming a first conductivity type well and a second conductivity type well on a first conductivity type semiconductor substrate; Forming an insulating film selectively isolated in the first conductive well and the second conductive well; Forming a gate electrode selectively in the first conductive well and the second conductive well; Forming side wall spacers on the side of the gate electrode; Selectively masking the first conductive well region with a first photoresist pattern; Forming a second conductive type buried layer by tantalizing ions of punch through thopping ions in the second conductive type well region; Forming a low concentration first conductivity type well impurity region by tilt ion implanting low concentration first conductivity type impurity ions below the sidewall spacer of the second conductivity type well region; Implanting heavily doped first conductivity type impurity ions into the second conductivity type well region to form a heavily doped first conductivity type impurity region; Removing the first photoresist pattern; Selectively masking the second conductive type well region with a second photoresist pattern; Forming a first conductive type buried layer by tantalizing ions of a first conductivity type punch through thopping ion in the exposed first conductive type well region; Forming a lightly doped second conductivity type impurity region by tantalizing a lightly doped second conductivity type impurity ion under the sidewall spacer of the exposed first conductivity type well region; And implanting second conductivity type impurity ions into the first conductivity type well region to form a high concentration second conductivity type impurity region.
Description
본 발명은 씨모스 트랜지스터에 관한 것으로 특히, 공정단순화 및 숏채널효과(Short Channel Effect)를 개선하기에 적당한 씨모스 트랜지스터의 제조방법에 관한 것이다. 모스(MOS : Metal Oxide Semiconductor) 소자의 고집적화 및 고속화를 위해 점차로 소자의 크기, 그 중에서 채널(Channel)의 길이를 줄여 매우 적게 제조하였다. 모스 트랜지스터의 미세화는 스케일링(Scaling) 원칙을 지표로 진행된다.The present invention relates to a CMOS transistor, and more particularly, to a method of manufacturing a CMOS transistor suitable for simplifying a process and improving a short channel effect. In order to achieve high integration and high speed of MOS (Metal Oxide Semiconductor) devices, the size of the device and the length of the channel have been reduced to be very small. The miniaturization of the MOS transistor proceeds as a scaling principle.
즉, 스케일링 팩터를 K라 하면 소자(Device)의 가로 방향, 세로 방향 치수를 K만큼 축소함과 동시에 기판 불순물 농도를 K만큼 증가시키고 소오스/드레인 깊이는 K만큼 감소한다. 이 경우 내부관계를 유지하기 위해 전원전압을 K만큼 낮춤으로써 디바이스의 특성을 열화시키는 일없이 고집적 소자로서의 신호전달 지연시간을 K만큼 감소하고 전력소비 K2만큼 감소시킬수 있다. 그러나, 실제로는 시스템(System)과의 정합성 때문에 전원전압은 일정한 상태로 소자의 미세화가 진행되고 있다. 그 결과 채널길이의 축소(Short Channel)에 따른 드레인 공핍영역의 증가에 따라 채널접합과 상호 작용하여 전위장벽을 낮추는 드레인 유기장벽 감소(DIBL : Drain Induced Barrier Lowering)의 문제가 발생한다. 또한 소오스와 드레인 공핍영역의 침투가 심해져 두 공핍영역이 만나는 펀치스루(Punch Through) 효과가 발생하여 누설(Leakage)전류가 증가한다. 그러한, 숏채널 효과에 의한 드레인 유기장벽 감소 및 펀치스루 효과에 대한 방지책으로 채널의 깊은 영역에 대한 임계전압(Threshold Voltage) 조절이온입 및 펀치스루 스토핑 이온 주입이 필요하게 되었다. 그리고, 임계전압 조절이온 및 펀치스루 스토핑 이온으로 인해 발생하는 전류구동력 저하도 해결해야할 문제이다. 제 1 도는 기판 깊이에 대한 이온주입 농도 프로파일 다이어그램(Profile Diagram)으로써 일명 가우시안(Gaussian) 분포라 한다. 이온주입 기술은 원하지 않는 영역으로 들어오는 불순물을 방지하는 마스크(mask)로써 포토레지스트(Photoresist)를 사용할 수 있으며 균일성 또한 확산(Diffusion)법에 비해 양호하다는 장점이 있는 기술로써 이온주입법의 원리는 고에너지(High Energy)의 이온을 기판에 충돌시켜 물리적으로 매립(Buried)하는 방법이다. 이때 충돌한 이온은 입사-에너지나 이온의 종류, 기판의 상태 등이 따라서 결정된 어떤 깊이까지 도달하며, 기판에 충격(Damage)을 주어 결함층을 형성한다. 이러한 결함층은 열처리(Annealing)에 의해 회복된다. 이때, 주입된 이온은 주위의 기판 원자들과 충돌하다가 에너지가 소모되어 에너지가 0이 될 때 정지하는 것으로 기판중에 주입된 이온 도달거리(Range)는 이온 하나 하나에 대해 랜덤(Random)하고, 동시에 주입되는 많은 이온에 대해 어떤 분포를 갖는데 그것이 가우시안 분포이다. 이때, 이온분포의 중심(C)을 투사범위(Projection Range : Rp)라고 부른다. 그리고, 농도분포는 기판의 깊이에 따라 Rp에서 최대치를 나타내고 기판의 얕은 부분(A)과 깊은 부분(B) Rp의 양측 테일(tail)은 점차로 감소하는 분포를 나타낸다. 이하에서, 첨부된 도면을 참조하여 이온주입 기술을 이용한 종래 씨모스 트랜지스터의 제조방법을 상세히 설명하면 다음과 같다. 도 2a 내지 도 2j는 종래 씨모스 트랜지스터의 제조공정 단면도이다. 먼저, 도 2a에 나타낸 바와 같이 n형 반도체 기판(1)상에 통상의 공정으로 p형 웰(2), n형 웰(3) 및 필드 산화막(4)을 형성한다. 도 2b에 나타낸 바와 같이, 상기 n형 웰(3) 영역만 제 1 포토레지스트 패턴(PR1)을 사용하여 선택적으로 마스킹한 후 p형 웰(2)영역내에 p형 펀치스루 스토핑 이온 및 p형 문턱전압 조절용 이온을 주입하여 p형 제 1 매몰층(buried layer)(5) 및 p형 제 2 매몰층(buried layer)(6)을 차례로 형성한다. 이때, P형 제 1 매몰층(5)은 펀치스루(punch through) 현상을 방지하기 위한 것으로 p형 제 2 매몰층(6) 보다 p형 웰(2)영역 내에 깊이 형성한다. 그리고, p형 제 1 매몰층(5) 및 p형 매몰층(6)에 주입하는 이온은 B 또는 BF2이온이다. 도 2c에 나타낸 바와 같이 상기 제 1 포토레지스트 패턴(PR1)을 제거한다. 그 다음, p형 웰(2) 영역을 제 2 포토레지스트 패턴(PR2)을 사용하여 선택적으로 마스킹한후 노출된 n형 웰(3) 영역내에 n형 펀치스루 스토핑 이온을 주입하여 n형 제 1 매몰층(7)을 형성한다. 이어서 n형 문턱전압(Threshold Voltage) 조절용 이온을 주입하여 n형 제 2 매몰층(8)을 형성한다. 이때, n형 제 1 매몰층(7)은 펀치스루(Punch Through) 현상을 방지하기 위한 것으로 n형 제 2 매몰층(8) 보다 n형 웰(2)영역내에 깊이 형성한다. 그리고, n형 제 1 매몰층(7) 및 제 2 매몰층(8)에 주입하는 이온은 P 또는 As 이온이다. 도 2d에 나타낸 바와 같이 상기 제 2 포토레지스트 패턴(PR2)을 제거한다. 그 다음, 기판 전면에 게이트 산화막(9), 폴리실리콘층 및 캡 산화막(11)을 차례로 형성하고 선택적으로 패터닝(포토리소그래피 공정 + 식각공정)하여 게이트 전극(10)을 형성한다. 도 2e에 나타낸 바와 같이 n형 웰(30 영역을 제 3 포토레지스트 패턴(PR3)을 사용하여 선택적으로 마스킹 한다. 그 다음 상기 게이트 전극(10)을 마스크로 하여 노출된 p형 웰(2) 영역에 저농도 n형 불순물 이온을 주입하여 n형 LDD영역(12)을 형성한다. 도 2f에 나타낸 바와 같이 상기 제 3 포토레지스트 패턴(PR3)을 제거한다. 그 다음, p형 웰(2) 영역을 제 4 포토레지스트 패턴(PR1)을 사용하여 선택적으로 마스킹한다. 그 다음 노출된 n형 웰(3) 영역에 게이트 전극(10)을 마스크로 하여 저농도 p형 불순물 이온을 주입하여 p형 LDD 영역(13)을 형성한다. 도 2g에 나타낸 바와 같이 상기 제 4 포토레지스트 패턴(PR4)을 제거한다. 그 다음 게이트 전극(10)을 포함한 전면에 측벽 스페이스 형성용 절연막을 증착한 다음 에치백하여 게이트 전극(10) 측면에 측벽 스페이서(14)형성한다. 도 2h에 나타낸 바와 같이, n형 웰(3) 영역을 제 5 포토레지스트 패턴(PR5)을 사용하여 선택적으로 마스킹 한다. 그 다음, 노출된 p형 웰(2) 영역에 측벽 스페이서(14) 및 게이트 전극(10)을 마스크로 하여 고농도 n형 불순물 이온을 주입하여 n형 소오스/드레인 영역(15)을 형성한다. 도 2i에 나타낸 바와 같이 상기 제 5 포토레지스트 패턴(PR5)을 제거한다. 그 다음 제 6 포토레지스트 패턴(PR6)을 사용하여 p형 웰(2) 영역을 선택적으로 마스킹한다. 그 다음 노출된 n형 웰(3) 영역에 측벽 스페이서(14) 및 게이트 전극(10)을 마스크로하여 고농도 p형 불순물 이온을 주입하여 p형 소오스/드레인영역(16)을 형성한다. 도 2j에 나타낸 바와 같이 제 6 포토레지스트 패턴(PR6)을 제거하여 종래 씨모스 트랜지스터를 완성하였다.That is, if the scaling factor is K, the horizontal and vertical dimensions of the device are reduced by K, the substrate impurity concentration is increased by K, and the source / drain depth is reduced by K. In this case, by lowering the power supply voltage by K in order to maintain the internal relation, the signal transmission delay time as a highly integrated device can be reduced by K and reduced by K 2 without decreasing the characteristics of the device. However, in reality, due to the compatibility with the system, the power supply voltage is kept constant and the device is being miniaturized. As a result, there arises a problem of Drain Induced Barrier Lowering (DIBL) which lowers the potential barrier by interacting with the channel junction in accordance with the increase of the drain depletion region due to the reduction of the channel length (Short Channel). In addition, penetration of the source and drain depletion regions becomes severe, and a punch through effect where the two depletion regions meet causes a leakage current to increase. As a countermeasure against the reduction of the drain organic barrier due to the short channel effect and the prevention of the punchthrough effect, the threshold voltage adjustment for the deep region of the channel requires ion implantation and punch through throttle ion implantation. In addition, the current driving force reduction caused by the threshold voltage adjusting ion and the punch through throttle ion is also a problem to be solved. Figure 1 is a Profile Diagram of the ion implantation concentration profile for a substrate depth and is referred to as a Gaussian distribution. The ion implantation technique is a technique which can use a photoresist as a mask for preventing impurities coming into an undesired region and has a merit that is better than a diffusion method. And a method of physically burying ions of high energy by colliding with the substrate. At this time, the impinging ions reach a certain depth depending on the incident energy, the kind of ions, the state of the substrate, etc., and the substrate is subjected to a damage to form a defect layer. Such a defect layer is recovered by annealing. At this time, the implanted ions collide with the surrounding substrate atoms, and when the energy is consumed and the energy is zero, the ions are stopped. The range of the ions implanted into the substrate is random for each ion, There is some distribution for many ions to be injected, which is the Gaussian distribution. At this time, the center (C) of the ion distribution is called a projection range (Rp). The concentration distribution shows a maximum value at Rp according to the depth of the substrate, and both tails of the shallow portion (A) and the deep portion (B) Rp of the substrate gradually decrease. Hereinafter, a method of manufacturing a conventional CMOS transistor using the ion implantation technique will be described in detail with reference to the accompanying drawings. 2A to 2J are cross-sectional views of a conventional CMOS transistor manufacturing process. First, a p-type well 2, an n-type well 3, and a field oxide film 4 are formed on an n-type semiconductor substrate 1 by a normal process as shown in Fig. 2B, only the n-type well 3 region is selectively masked using the first photoresist pattern PR 1 , and then p-type punch thru topping ions and p Type buried layer 5 and a p-type second buried layer 6 are formed in this order by implanting ions for adjusting the threshold voltage. At this time, the P-type first buried layer 5 is formed deep within the region of the p-type well 2 rather than the p-type second buried layer 6 to prevent punch through phenomenon. The ions injected into the p-type first buried layer 5 and the p-type buried layer 6 are B or BF 2 ions. The first photoresist pattern PR 1 is removed as shown in FIG. 2C. Then, the p-type well 2 region is selectively masked using the second photoresist pattern PR 2 , and n-type punch thru topping ions are implanted into the exposed n-type well 3 region to form n-type The first buried layer 7 is formed. Next, an n-type second buried layer 8 is formed by implanting ions for adjusting an n-type threshold voltage. At this time, the n-type first buried layer 7 is formed deeply in the n-type well 2 region to prevent punch through phenomenon than the n-type second buried layer 8. The ions injected into the n-type first buried layer 7 and the second buried layer 8 are P or As ions. The second photoresist pattern PR 2 is removed as shown in FIG. 2D. Then, a gate oxide film 9, a polysilicon layer and a cap oxide film 11 are sequentially formed on the entire surface of the substrate, and the gate electrode 10 is formed by selective patterning (photolithography process + etching process). 2E, the n-type well 30 region is selectively masked by using the third photoresist pattern PR 3. Then, the exposed p-type well 2 is removed by using the gate electrode 10 as a mask, Type impurity ions are implanted into the p-type well 2 to form the n-type LDD region 12. Then, the third photoresist pattern PR 3 is removed as shown in Fig. the zone using a fourth photo-resist pattern (PR 1) is selectively masked. then using the gate electrode 10 on the exposed n-type well (3) region as a mask, implanting low-concentration p-type impurity ions are p-type The fourth photoresist pattern PR 4 is removed as shown in FIG. 2G. Next, an insulating film for forming a side wall space is deposited on the entire surface including the gate electrode 10, The side wall spacer 14 is formed on the side surface of the gate electrode 10 The Figure is selectively masked with a fifth photoresist pattern (PR 5) to, n-type well (3) area as shown in 2h. Then, the side wall spacers on the exposed p-type well (2) region ( 14) and a gate electrode 10, the n-type source / drain regions (15 by implanting high-concentration n-type impurity ions as a mask) to the fifth photoresist pattern (PR 5) as shown in Fig. 2i Type well 3 is selectively masked using a sixth photoresist pattern PR 6. The sidewall spacer 14 and the gate electrode 2 are then selectively etched in the exposed n-type well 3 region, Type source / drain regions 16 are formed by implanting heavily doped p-type impurity ions using the photoresist pattern 10 as a mask to form a p-type source / drain region 16. As shown in FIG. 2J, the sixth photoresist pattern PR 6 is removed, .
종래와 같은 씨모스 트랜지스터 제조방법에 있어서는 다음과 같은 문제점이 있었다. 첫째, p형 웰 및 n형 웰에 각각 문턱전압 조절을 위한 이온주입 공정, 펀치스루 스토핑 이온주입 공정, LDD 영역형성 이온 주입 공정 및 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 포토레지스트를 이용한 마스크 스텝이 6단계로 복잡하여 수율 및 생산성 향상에 제한이 있었다. 둘째, 문턱전압조절 이온주입 및 펀치스루 스토핑 이온주입 공정시 게이트 전극 아래의 채널영역에 문턱전압조절 이온 및 펀치스루 스토핑 이온이 존재하게 된다. 즉 가우시안 분포에 따른 테일(tail) 부분의 불순물이 남게 되어 게이트 구동시 캐리어(carrier)의 이동도가 감소되므로 기가(GIGA)급 소자형성시 전류구동 능력 감소 등의 문제가 발생하여 소자의 신뢰도를 저하시킨다. 본 발명은 상기와 같은 종래 씨모스 트랜지스터 문제점을 해결하기 위한 것으로, 제조공정 단순화 및 숏채널 효과개선에 적당한 씨모스 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.The conventional CMOS transistor manufacturing method has the following problems. First, an ion implantation process for adjusting the threshold voltage, a punchthrough topping ion implantation process, an LDD region formation ion implantation process, and an ion implantation process for forming a source / drain region are performed on the p-type well and the n-type well, The mask step used was complicated in six steps, and the yield and productivity were limited. Second, threshold voltage control ion and punch thru topping ion exist in the channel region under the gate electrode in the threshold voltage control ion implantation and the punch through thopping ion implantation process. That is, impurities in the tail portion due to the Gaussian distribution are left, which reduces the carrier mobility during gate driving. Therefore, problems such as a reduction in current driving capability are generated when a GIGA class device is formed, . SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a CMOS transistor suitable for simplifying a manufacturing process and improving a short channel effect.
제1도는 기판 깊이에 대한 이온주입 농도 프로파일 다이어그램, 도2a 내지 도2j는 종래 씨모스 트랜지스터의 제조공정 단면도 도 3a 내지 도 3j는 본 발명 씨모스 트랜지스터의 제조공정 단면도.FIG. 1 is a diagram of ion implantation concentration profile for substrate depth, and FIGS. 2A to 2J are cross-sectional views of a manufacturing process of a conventional CMOS transistor. FIGS. 3A to 3J are sectional views of the manufacturing process of a CMOS transistor of the present invention.
* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
20 : n형 반도체 기판 21 : p형 웰(well)20: n-type semiconductor substrate 21: p-type well
22 : n형 웰(well) 23 : 격리 절연막22: n-type well 23:
24 : 게이트 절연막 25 : 게이트 전극24: gate insulating film 25: gate electrode
26 : 캡 절연막 25 : 게이트 전극26: cap insulating film 25: gate electrode
26 : 캡 절연막 27 : 측벽 스페이서26: cap insulating film 27: sidewall spacer
28 : p형 매몰층 29 : n형 LDD 영역28: p-type buried layer 29: n-type LDD region
30 : n형 소오스/드레인 영역 31 : n형 매몰층30: n-type source / drain region 31: n-type buried layer
32 : p형 LDD 영역 33 : p형 소오스/드레인 영역32: p-type LDD region 33: p-type source / drain region
본 발명에 따른 씨모스 트랜지스터의 제조방법은 제 1 도전형 반도체 기판에 선택적으로 제 1 도전형 웰 및 제 2 도전형 웰을 형성하는 단계; 상기 제 1 도전형 웰 및 제 2 도전형 웰에 선택적으로 격리 절연막을 형성하는 단계; 상기 제 1 도전형 웰 및 제 2 도전형 웰에 선택적으로 게이트 전극을 형성하는 단계; 상기 게이트 전극 측면으로 측벽 스페이서를 형성하는 단계; 상기 제 1 도전형 웰 영역을 제 1 포토레시스트 패턴으로 선택적으로 마스킹하는 단계; 상기 제 2 도전형 웰 영역내에 제 2 도전형의 펀치스루 스토핑 이온을 틸트이온 주입하여 제 2 도전형 매몰층을 형성하는 단계; 상기 제 2 도전형 웰 영역의 측벽 스페이서 밑으로 저농도 제 1 도전형 불순물 이온을 틸트 이온주입하여 저농도 제 1 도전형 불순물 영역을 형성하는 단계; 상기 제 2 도전형 웰 영역에 고농도 제 1 도전형 불순물 이온을 주입하여 고농도 제 1 도전형 불순물 영역을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 제거하는 단계; 상기 제 2 도전형 웰 영역을 제 2 포토레지스트 패턴으로 선택적으로 마스킹하는 단계; 상기 노출된 제 1 도전형 웰 영역내에 제 1 도전형 펀치스루스토핑 이온을 틸트이온 주입하여 제 1 도전형 매몰층을 형성하는 단계; 상기 제 1 도전형 웰 영역의 측벽 스페이서 밑으로 저농도 제 2 도전형 불순물 이온을 틸트이온 주입하여 저농도 제 2 도전형 불순물 영역을 형성하는 단계; 상기 제 1 도전형 웰 영역에 고농도 제 2 도전형 불순물 이온을 주입하여 고농도 제 2 도전형 불순물 영역을 형성하는 단계를 포함한다. 상기와 같은 본 발명 씨모스 트랜지스터 제조방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 도 3a 내지 도 3i는 본 발명에 따른 씨모스 트랜지스터의 제조공정 단면도이다. 먼저 도 3a에 나타낸 바와같이 n형 반도체 기판(20)상에 통상의 공정으로 p형 웰(21), n형 웰(22) 및 필드 산화막(23)을 형성한다. 도 3b에 나타낸 바와 같이 반도체 기판(20) 전면에 게이트 절연막(24), 도전층, 캡 절연막(26)을 차례로 형성하고 선택적으로 패터닝(포토리소그래피 공정 + 식각공정)하여 p형 웰(21) 및 n형 웰(22) 영역 상층으로 게이트 전극(25)을 형성한다. 그 다음 게이트 전극(25) 측면으로 측벽 스페이서(27)를 형성한다. 도 3c에 나타낸 바와 같이 상기 n형 웰(22) 영역만 제 1 포토레지스트 패턴(PR20)을 사용하여 선택적으로 마스킹하고 틸트(tilt) 이온주입법으로 p형 불순물 이온을 노출된 p형 웰(21) 영역내에 주입하여 p형 매몰층(buried layer)(28)을 형성한다. 이때, p형 불순물 이온주입은 펀치스루를 방지하기 위한 것으로 약 45°∼60°의 기울기로 주입한다. 그리고, p형 불순물은 In 이온을 사용하는데 도 1에 나타낸 바와 같은 가우시안 분포에 따라 기판의 얕은 부분(A)에도 어느 정도 분포됨을 알 수 있다. 즉, 펀치스루 방지용 이온인 In 이온의 테일(tail)부분인 얕은 부분(A)에서 문턱전압 조절용 이온을 주입한 것과 같은 효과를 나타내는 것이다. 또한, 게이트 전극(25) 및 측벽 스페이서(27) 아래의 채널영역(도시하지 않음)으로 In 이온이 주입되지 못함을 알 수 있다. 그리고 In 이온 대신 B 또는 BF2이온을 틸트(tilt) 이온주입하여 사용할 수도 있다. 도 3d에 나타낸 바와 같이 틸트(tilt) 이온주입법으로 측벽 스페이서(27)아래에 저농도 n형 불순물 이온을 주입하여 n형 LDD 영역(29)을 형성한다. 도 3e에 나타낸 바와 같이 상기 게이트 전극(25) 및 측벽 스페이서(27)를 마스크로 하여 p형 웰(21)영역에 고농도 n형 불순물 이온을 주입하여 n형 소오스/드레인영역(30)을 형성한다. 도 3f에 나타낸 바와 같이 상기 제 1 포토레지스트 패턴(PR20)를 제거하고 제 2 포토레지스트 패턴(PR21)을 이용하여 p형 웰(21) 영역을 선택적으로 마스킹 한다. 그 다음 틸트(tilt) 이온 주입법으로 n형 불순물 이온을 노출된 n형 웰(22) 영역내에 주입하여 n형 매몰형(31)을 형성한다. 이때, n형 매몰층(31)은 펀치스루를 방지하기 위한 것으로 45°∼60°각도로 주입하는데 도 3c에 나타낸 바와 같은 문턱전압 조절용 이온을 주입한 것과 같은 효과를 나타낼 수 있는 것이다. 그리고 채널영역(게이트전극 아래)으로는 게이트 전극(25) 및 측벽 스페이서(27)가 마스크로 작용하여 펀치스루를 방지하는 n형 매몰층(31) 형성을 위해 주입한 n형 불순물 이온이 주입되지 못함을 알 수 있다. 이때, n형 불순물 이온으로 As 또는 P 이온중 어느 하나를 사용한다. 도 3g에 나타낸 바와 같이 노출된 n형 웰(22)영역에 저농도 p형 불순물 이온을 틸트이온 주입법으로 주입하여 노출된 n형 웰(22) 영역의 측벽 스페이서(27) 아래에 LDD 영역(32)을 형성한다. 도 3h에 나타낸 바와 같이 상기 게이트 전극(25) 및 측벽 스페이서(27)를 마스크로 하여 n형 웰(22)영역에 고농도 p형 불순물 이온을 주입하여 p형 소오스/드레인 영역(33)을 형성한다. 도 3i에 나타낸 바와 같이 제 2 포토레지스트 패턴(PR21)을 제거하여 본 발명 씨모스 트랜지스터를 완성한다.A method of manufacturing a CMOS transistor according to the present invention includes: forming a first conductivity type well and a second conductivity type well on a first conductivity type semiconductor substrate; Forming an insulating film selectively isolated in the first conductive well and the second conductive well; Forming a gate electrode selectively in the first conductive well and the second conductive well; Forming side wall spacers on the side of the gate electrode; Selectively masking the first conductive well region in a first photoresist pattern; Forming a second conductive type buried layer in the second conductive type well region by tantalum ion implantation of punch through thopping ions of a second conductive type; Forming a lightly doped first conductivity type impurity region by tantalizing ions of low concentration first conductivity type impurity ions under the sidewall spacers of the second conductivity type well region; Implanting heavily doped first conductivity type impurity ions into the second conductivity type well region to form a heavily doped first conductivity type impurity region; Removing the first photoresist pattern; Selectively masking the second conductive well region into a second photoresist pattern; Forming a first conductive type buried layer by tantalizing ions of the first conductive type punch through ion in the exposed first conductive type well region; Forming a lightly doped second conductivity type impurity region by tantalizing the lightly doped second conductivity type impurity ions under the sidewall spacers of the first conductivity type well region; And implanting high concentration second conductivity type impurity ions into the first conductivity type well region to form a high concentration second conductivity type impurity region. Hereinafter, a method of manufacturing a CMOS transistor according to the present invention will be described in detail with reference to the accompanying drawings. 3A to 3I are cross-sectional views illustrating a manufacturing process of a CMOS transistor according to the present invention. First, a p-type well 21, an n-type well 22, and a field oxide film 23 are formed on an n-type semiconductor substrate 20 by a normal process as shown in Fig. A gate insulating film 24, a conductive layer, and a cap insulating film 26 are sequentially formed on the entire surface of the semiconductor substrate 20 and selectively patterned (photolithography process + etching process) to form the p-type well 21 and / the gate electrode 25 is formed in the upper layer of the n-type well 22 region. And then sidewall spacers 27 are formed on the gate electrode 25 side. 3C, only the n-type well region 22 is selectively masked using the first photoresist pattern PR20 and the p-type well 21 is exposed to the p-type impurity ions by a tilt ion implantation method, Region to form a p-type buried layer 28. The p- At this time, the p-type impurity ion implantation is performed at a slope of about 45 ° to 60 ° to prevent punch through. It is also found that the p-type impurity is distributed to a certain extent in the shallow portion A of the substrate according to the Gaussian distribution as shown in Fig. 1 by using In ions. That is, the effect is the same as the effect of implanting the threshold voltage adjusting ions in the shallow portion (A), which is the tail portion of the In ion, which is ions for preventing punchthrough. In addition, it can be seen that In ions are not injected into the channel region (not shown) under the gate electrode 25 and the sidewall spacers 27. In addition, B or BF 2 ions may be implanted by tilt ion implantation instead of In ion implantation. The n-type LDD region 29 is formed by injecting low-concentration n-type impurity ions under the sidewall spacers 27 by a tilt ion implantation method as shown in Fig. The n-type source / drain regions 30 are formed by implanting high-concentration n-type impurity ions into the p-type well 21 region using the gate electrode 25 and the sidewall spacers 27 as masks, as shown in FIG. 3E . The first photoresist pattern PR 20 is removed and the p-type well 21 region is selectively masked using the second photoresist pattern PR 21 as shown in FIG. 3F. Then, the n-type impurity ions are implanted into the exposed n-type well 22 region by a tilt ion implantation method to form the n-type buried type 31. In this case, the n-type buried layer 31 is formed to prevent punch through, and can be effected by injecting ions for adjusting the threshold voltage as shown in FIG. 3C at an angle of 45 ° to 60 °. The gate electrode 25 and the sidewall spacer 27 act as a mask to form the n-type buried layer 31, which prevents punch-through, in the channel region (below the gate electrode) I can not see that. At this time, either the As or the P ion is used as the n-type impurity ion. As shown in FIG. 3G, low-concentration p-type impurity ions are injected into the exposed n-type well 22 region by tilt ion implantation to form LDD regions 32 under the sidewall spacers 27 in the exposed n- . The p-type source / drain region 33 is formed by implanting high-concentration p-type impurity ions into the n-type well 22 region using the gate electrode 25 and the sidewall spacers 27 as a mask . Also to complete the second photoresist pattern (PR 21) the present invention by removing the CMOS transistor as shown in Fig. 3i.
본 발명에 따른 씨모스 트랜지스터의 제조방법에 있어서는 다음과 같은 효과가 있다. 첫째, 펀치스루 스토핑 이온주입공정, LDD 영역형성 이온주입공정 및 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 포토레지스트를 이용한 마스크 스텝이 2 단계로 간단해져 생산성을 향상시킬 수 있다. 둘째, 펀치스루 스토핑 이온주입 공정시 게이트 전극 및 게이트 전극 측면의 측벽 스페이서 형성후 틸트 이온주입을 하여 채널영역에 대한 불순물의 직접적인 영향을 감소시켜 게이트 구동시 캐리어(carrier)의 이동도(mobility)가 증가하여 전체적인 소자의 스피드가 증가하므로 기가(GIGA)급 소자를 구현하기에 적당한 소자를 제공할 수 있다.The method of manufacturing a CMOS transistor according to the present invention has the following effects. First, the mask step using the photoresist in the ion implantation process for forming the punchthrough, the LDD region, and the ion implantation process for forming the source / drain regions can be simplified in two steps, thereby improving the productivity. Second, in the punch thru-topping ion implantation process, trench ion implantation is performed after formation of the sidewall spacers on the side surfaces of the gate electrode and the gate electrode, thereby reducing the direct influence of impurities on the channel region, The speed of the entire device increases, and thus it is possible to provide a device suitable for implementing a GIGA class device.
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