KR100190182B1 - 반도체 레이아웃 방식 - Google Patents

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KR100190182B1
KR100190182B1 KR1019940028609A KR19940028609A KR100190182B1 KR 100190182 B1 KR100190182 B1 KR 100190182B1 KR 1019940028609 A KR1019940028609 A KR 1019940028609A KR 19940028609 A KR19940028609 A KR 19940028609A KR 100190182 B1 KR100190182 B1 KR 100190182B1
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노부 마츠모토
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니시무로 타이죠
가부시기가이샤 도시바
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Abstract

본 발명은 프로세스ㆍ마이그레이션 특유의 칩면적 손실의 방지, 디자인치수 위반의 방지, 분할 콤팩션(compaction)의 용이한 실행, 콤팩트 면적의 충분한 확보 및 기판용 콘택트의 디자인치수의 변경에 대한 명확한 대응을 가능하게 하는 반도체 레이아웃 방식을 제공하는 것이다.
제1설계기준에 따른 집적회로의 제1마스크ㆍ레이아웃을 상기 제1설계기준과 다른 제2설계기준에 따른 제2마스크ㆍ레이아웃으로 변환하는 프로세스ㆍ마이그레이션을 행하는 반도체 레이아웃 방식에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 배치되어 있는 기판용 콘택트중, 인접하는 2개의 소자사이에 끼인 기판용 콘택트를 제거했다.

Description

반도체 레이아웃 방식
제1도는 본 발명의 제1실시예에 따른 반도체 레이아웃 방식을 나타낸 도면.
제2도는 제2실시예에 따른 반도체 레이아웃 방식의 마스크ㆍ레이아웃甲을 나타낸 도면.
제3도는 본 실시예의 기판용 콘택트 생성방법을 설명하기 위한 도면.
제4도는 제3실시예에 따른 반도체 레이아웃 방식의 마스크ㆍ레이아웃甲을 나타낸 도면.
제5도는 제3실시예의 다른 마스크ㆍ레이아웃甲을 나타낸 도면.
제6도는 제4실시예에 따른 반도체 레이아웃 방식의 마스크ㆍ레이아웃甲을 나타낸 도면.
제7도는 제5실시예에 따른 반도체 레이아웃 방식의 마스크ㆍ레이아웃甲을 나타낸 도면.
제8도는 제6실시예에 따른 반도체 레이아웃 방식을 나타낸 도면.
제9도는 제7실시예에 따른 반도체 레이아웃 방식을 나타낸 도면.
제10도는 제8실시예에 따른 반도체 레이아웃 방식을 나타낸 도면.
제11도는 제9실시예에 따른 반도체 레이아웃 방식을 나타낸 도면.
제12도는 제10실시예에 따른 반도체 레이아웃 방식을 나타낸 도면.
제13도는 제10실시예를 설명한 도면.
제14도는 제10실시예의 다른 설명도.
제15도는 종래의 제1 종래방식을 나타낸 도면.
제16도는 종래의 제2 종래방식을 나타낸 도면.
제17도는 반도체 레이아웃 방식을 나타낸 도면.
제18도는 종래의 문제점을 설명하기 위한 도면.
제19도는 본 발명의 작용을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 소자 4, 23, 24, 42a, 51, 52 : 기판용 콘택트
64, 71, 71a, 81, 81a, 95 : 기판용 콘택트
6, 94, 94a : 전원선 41, 41a, 61 : 전원간선
[산업상의 이용분야]
본 발명은 반도체회로를 레이아웃하기 위한 반도체 레이아웃 방식에 관한 것으로, 특히 기존의 마스크ㆍ레이아웃의 자산을 새로운 프로세스에서 재이용하는 경우(프로세스ㆍ마이그레이션)에 있어서의 콘택트 및 기판용 콘택트의 작성을 행하기 위한 반도체 레이아웃 방식에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체회로를 레이아웃하는 방식에 있어서, 어느 설계기준에 따라 집적회로의 마스크ㆍ레이아웃에 대해 스케일링(scaling)처리, 층연산처리 및 콤팩션(compaction)처리라는 처리를 실시하고, 별개의 설계기준에 따른 마스크ㆍ레이아웃으로 변환하는 프로세스ㆍ마이그레이션은 종래부터 이미 알려져 있다.
이 프로세스ㆍ마이그레이션을 수행하여 기존의 마스크ㆍ레이아웃을 다시 이용하는 방법으로는 종래 다음과 같은 2가지의 방식이 있었다.
그 하나인 단순 스케일링방식(제1종래방식)은 기존의 마스크ㆍ레이아웃을 단순축소한 후, 그 축소된 각 층을 팽창시키거나 또는 수축시켜(grow 처리) 새로운 마스크ㆍ레이아웃을 얻는다. 그 예를 제15도(a) 내지 제15도(c)에 나타냈다. 여기서 동도중 111은 콘택트, 112는 확산층 및 113은 A1층 배선을 각각 나타내고 있다. 제15도(a)는 기판용 콘택트의 마스크ㆍ레이아웃甲을 나타내고, 이것을 정수배(0.5배)한 것이 제15도(b)에 나타난 것이며, 그후 다시 콘택트(111)만을 확대시킨것이 제15도(c)에 나타낸 것이다.
이 방식의 경우 프로세스ㆍ마이그레이션의 전후에서 도형의 형과 상대 위치관계(예 : 어느 도형이 다른 도형으로부터 우측에 있는 등)가 거의 변화되지 않는다.
그 다른 방식인 심볼릭ㆍ콤팩터를 이용하는 방식(제2종래방식 : 일본국 특허공개공보 소63-159980호 공보 등에 개시되어 있음)에서는 먼저 기존의 마스크ㆍ레이아웃으로부터 제16도(a)에 나타낸 바와 같은 심볼릭 레이아웃을 추출한다. 심볼릭 레이아웃이라는 것은 심볼(기호)로 레이아웃을 나타낸 것이다. 여기서, 동도중 114는 기판용 콘택트의 심볼을, 115는 A1층 배선의 심볼을 각각 나타내고 있다. 그 후, 이들의 심볼에 대해 단순 스케일링을 행하고(제16도(b)), 심볼릭 콤팩터를 이용해서 심볼 간격을 압축한다.
이 방식의 경우는 프로세스ㆍ마이그레이션의 전후에서 도형의 상대위치가 변화하는 경우가 있는 외에 배선의 형상도 약간 변화된다(신축(伸縮)된다). 그러나, 콘택트나 기판용 콘택트는 그 전후에서 유지된다. 유일한 예외는 프로세스ㆍ마이그레이션 후에 복수의 심볼(콘택트ㆍ심볼 등)이 겹쳐지는 경우이다. 이 경우는 겹쳐진 심볼을 나타내는 물체가 융합된 것으로 간주되어 심볼수가 감소된다.
그러나, 상기 제1 및 제2종래방식에서는 다음과 같은 문제점이 있다.
(1) 종래 프로세스와 새로운 프로세스가 서로 다르기 때문에 면적의 낭비가 발생한다. 이 점을 제17도를 이용해서 설명한다. 제17도(a)와 제17도(b)는 종래의 반도체 레이아웃 방식을 나타낸 도면이며, 동도(a)는 기존의 마스크ㆍ레이아웃(이하, 마스크ㆍ레이아웃甲으로 칭함)을 나타내고, 동도(b)는 해당 마스크ㆍ레이아웃甲을 상기 제1 또는 제2종래방식에 따라 변환해서 얻은 마스크ㆍ레이아웃(이하, 마스크ㆍ레이아웃을乙로 칭함)을 나타내고 있다.
제17도(a)에 나타낸 마스크ㆍ레이아웃甲에서는 상부의 소자영역(121)쪽이 하부의 기판용 콘택트(122)보다 횡방향으로 길게 되어 있고, 이들에 물체(123)가 인접하고 있다. 그러나, 제17도(b)에 나타낸 마스크ㆍ레이아웃乙에서는 마스크ㆍ레이아웃甲과 달리 하부의 기판용 콘택트(122a)쪽이 상부의 소자영역(121a)보다도 길어지며 이들에 물체(123a)가 인접하고 있다.
이러한 차이는 양 마스크ㆍ레이아웃의 디자인치수의 차이에 기인한 것이다. 마스크ㆍ레이아웃甲은 마스크ㆍ레이아웃乙이 진화(進化)한 것이지만, 그 심볼릭 레이아웃은 간격에 있어서 빠르고, 콘택트간격에 있어서 지연된다(본 예의 경우). 따라서, 제17도(b)에 나타낸 경우에 있어서는 인접한 물체(123a)는 동도에 나타낸 위치로부터 좌로 이동할 수 없고, 데드스페이스(124)가 발생해서 칩면적의 손실이 발생한다. 이 면적의 손실은 상기 제1종래방식에서 보다 현저하다.
(2) 상술한 면적의 문제에서는 상기 제2종래방식은 제1종래방식보다도 뛰어난 방식이라고 말할 수 있는 것이지만, 해당 제2종래방식에서는 기판용 콘택트에 관해서 다음의 문제가 발생한다. 즉, 기판용 콘택트에 의한 데드스페이스를 막기 위해 심볼릭ㆍ콤팩션에 있어서 콘택트간격의 치수를 무시하는 것이 바람직하다. 엄밀히 말하면 동일한 네트에 속하는(접속되어 있는) 콘택트 사이에 있어서 최소간격치수를 무시해서 콤팩션을 행한다(기판용 콘택트는 전원이라는 동일한 네트에 속함).
이 경우, 제18도에 나타낸 바와 같이 기판용 콘택트의 콘택트(131) 끼리가 접근해서 통과하여(부분적으로 겹쳐짐 ; 도면중 132) 콘택트 간격 위반(또는 콘택트 최소폭 위반)이 발생한다. 이 디자인치수 위반은 동일 네트물체 사이의 DRC에러의 일종이다. 여기서, DRC에러라는 것은 설계기준위반을 말하는 것으로, 본 경우에 한정해서 언급하면, 최소간격기준의 위반이라는 의미를 내포하고 있는 것이다. 동일 네트 DRC에러는 콤팩션기술에 있어서의 난제이며 일반적인 해결책은 발견되어 있지 않다. 기판용 콘택트에 관한 치수 위반은 동일 네트 DRC에러의 대부분을 점유하고 있기 때문에 그 대책이 요구되고 있다.
또한, 콤팩션기술의 최대의 과제는 대규모처리이다. 그 대규모 처리에 대한 유일한 실용적인 해결책은 콤팩션이다(일본국 특허출원 평4-253183호). 분할콤팩션에서는 심볼릭 레이아웃을 복수의 단편으로 분할하고, 그 단편을 따로따로 콤팩션한다. 그 분할의 장해가 되는 것이 기판용 콘택트이다. 분할을 위해서는 극간(콘택트나 트랜지스터가 없는 영역)이 필요하다. 회로소자 부분은 전체가 단락되어 있는 것은 아니기 때문에 충분히 극간이 존재한다. 그러나, 기판용 콘택트는 극간없이 배치되어 있는 경우가 많고 분할이 곤란하다.
(3) 상술한 콘택트 간격 치수를 무시한 콤팩션을 행한 경우, 기판용 콘택트가 서로 겹쳐지는 콘택트 면적이 부족할 경우가 있다. 또한, 래치업에 약한 프로세스로 변경하는 경우, 상기 제1 및 제2종래방식에 의한 생성방법으로는 기판용 콘택트가 만족스럽게 되지 않는 경우가 있다.
(4) 상기 제1 및 제2종래방식에서는 새로운 디자인치수에 적응되지 않는 경우가 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 프로세스ㆍ마이그레이션 특유의 칩면적손실의 방지와, 디자인치수 위반의 방지, 분할 콤팩션의 용이한 실행, 콤팩트면적의 충분한 확보 및 기판용 콘택트의 디자인치수의 변경에 대한 명확한 대응을 가능하게 하는 반도체 레이아웃 방식을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 제1설계기준에 따른 집적회로의 제1마스크ㆍ레이아웃을 상기 제1설계기준과 다른 제2설계기준에 따른 제2마스크ㆍ레이아웃으로 변환하는 프로세스ㆍ마이그레이션을 행하는 반도체 레이아웃 방식에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 배치되어 있는 기판용 콘택트중 인접하는 2개의 소자 사이에 끼여있는 기판용 콘택트를 제거한 것이다.
바람직하게는 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃의 이종(異種)웰 사이의 공극에 위치하는 상기 기판용 콘택트를 상기 제2마스크ㆍ레이아웃에 있어서도 유지하고 제1마스크ㆍ레이아웃의 웰 내부에 배치된 기판용 마스크를 제거한다.
바람직하게는 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃의 전원간선위 또는 전원간선에 부착된 기판용 콘택트를 제거한다.
바람직하게는 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 있어서의 서로 인접한 기판용 콘택트만을 제거한다.
바람직하게는 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 있어서의 전원간선에 해당 전원간선과 다른 층을 매개로 접속된 기판용 콘택트를 유지하고 해당 전원간선에 직결된 기판용 콘택트를 제거한다.
바람직하게는 상기 기판용 콘택트를 제거한 레이아웃에 대해 심볼릭 레이아웃을 행하고 그후에 기판용 콘택트를 재작성한다.
바람직하게는 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 있어서의 기판용 콘택트가 상기 제2마스크ㆍ레이아웃에서 동시 콘택트로 변환되도록 실행한다.
바람직하게는 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 있어서의 기판용 콘택트가 상기 제2마스크ㆍ레이아웃에 있어서 버팅콘택트(butting contact)로 변환되도록 실행한다.
바람직하게는 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 있어서의 기판용 콘택트가 상기 제2마스크ㆍ레이아웃에 있어서 보더리스콘택트로 변환되도록 실행한다.
바람직하게는 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 있어서의 기판용 콘택트의 콘택트컷트(cut)를 균일한 크기의 정방형 콘택트컷트로 분할된다.
바람직하게는 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 있어서의 기판용 콘택트에 접속된 전원선으로부터 기판용 콘택트를 없애고 그 전원선이 상기 제2마스크ㆍ레이아웃에서 균일한 크기의 경로로 변환되도록 실행된다.
바람직하게는 상기 프로세스ㆍ마이그레이션은 콘택트, 서브확산층 및 이들에 단락해서 얻은 층을 각각 팽창시킨 후에 구한 이들의 OR영역과 웰과의 ANDNOT영역과, 금속도전층의 영역으로부터 전원부분을 뽑아낸 영역의 반전영역을 일정치만큼 단축한 영역과의 AND영역내에 기판용 콘택트를 생성한다.
바람직하게는 상기 제2마스크ㆍ레이아웃을 심볼릭 레이아웃으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 프로세스ㆍ마이그레이션에서는 제2마스크ㆍ레이아웃의 소자의 배치가 제1마스크ㆍ레이아웃의 그것과 거의 다르지 않다. 특히, 인접하는 소자의 상대위치 관계가 유지된다. 본 발명은 이와 같은 프로세스ㆍ마이그레이션의 특징에 착안해서 프로세스ㆍ마이그레이션을 행하는 경우에 제1마스크ㆍ레이아웃에 배치되어 있는 기판용 콘택트중 인접하는 2개의 소자 사이에 끼여있는 기판용 콘택트를 예컨대 선택적으로 제거한다.
즉, 상하 인접하는 소자끼리의 경우에(제19도의 소자 142와 소자 143과의 위치관계가 이에 해당됨) 어느쪽의 소자가 아래에 있는가라는 것 및, 좌우 인접하는 소자끼리의 경우에(제19도의 소자 141과 소자 142 및 소자 141과 소자 143은 해당되지 않음) 어느쪽의 소자가 좌측에 있는가라는 것은 예외(데드스페이스가 많은 경우이거나 IO아날로그블록)를 제외하고 유지된다.
이와 같은 프로세스ㆍ마이그레이션의 경우에 본 발명은 제1마스크ㆍ레이아웃에서 기판용 콘택트를 선택적으로 제거하고, 제2마스크ㆍ레이아웃에서 상기 인접하는 2개의 소자간에 기판용 콘택트를 배치할 수 없도록 한다. 더욱이, 도면중 144는 소자141의 좌측공극(空隙), 145는 소자(141)의 하측공극, 146은 소자(141)의 우측공극, 147은 소자(141)의 상측공극이다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도(a)와 제1도(b)는 본 발명의 제1실시예에 따른 반도체 레이아웃 방식을 나타낸 도면으로, 동도중 (a)도는 마스크ㆍ레이아웃甲을 나타내고, 동도중 (b)도는 마스크ㆍ레이아웃甲을 프로세스ㆍ마이그레이션한 후의 마스크ㆍ레이아웃乙을 나타낸다.
상기한 바와 같이 프로세스ㆍ마이그레이션은 반도체회로를 레이아웃하는 방식에 있어서 어느 설계기준에 따른 집적회로의 마스크ㆍ레이아웃甲에 대해 스케일링처리 , 층연산처리 및 콤팩션처리라는 처리를 실시하고 별개의 설계기준에 따라 마스크ㆍ레이아웃乙로 변환시키는 것이지만, 층연산처리는 AND, OR, ANDNOT 및 GROW의 기본처리를 조합한 것이며, 마스크ㆍ레이아웃乙은 심볼릭 레이아웃도 좋다.
제1도(a)에 있어서 본 실시예의 마스크ㆍ레이아웃甲은 트랜지스터(1 ; 소자)를 중앙으로 해서 확산콘택트(2, 3)가 배치되고, 다시 확산콘택트(3)의 우측에 인접해서 기판용 콘택트(4)가 배치되어 있다. 더욱이, 이들 트랜지스터(1), 확산 콘택트(2, 3) 및 기판용 콘택트(4)를 형성하는 영역(5)의 하부에는 상기 확산콘택트(3)에 접속되어 전원선(6)이 배치되어 있다. 또한, 상기 영역(5)의 우측에는 소정의 공극을 두고 영역(7)이 배치되어 있고, 이 영역(7)에는 트랜지스터(8)를 중앙으로 해서 확산콘택트(9, 10)가 배치되어 있다.
이와 같이 마스크ㆍ레이아웃甲에서는 기판용 콘택트(4)가 좌측영역(5)의 트랜지스터(1)와 우측영역(7)의 트랜지스터(8) 사이에 끼인 형태로 배치되어 있다.
제1도(b)에서 마스크ㆍ레이아웃甲을 프로세스ㆍ마이그레이션한 후의 마스크ㆍ레이아웃乙에서는 상기 기판용 콘택트(4)는 선택적으로 제거되므로 마스크ㆍ레이아웃甲의 트랜지스터(1, 8)에 각각 대응하는 트랜지스터(1a, 8a) 사이의 거리가 접근하고 있다. 그 결과, 트랜지스터(1a, 8a) 사이에 기판용 콘택트를 설치하는 것은 마스크ㆍ레이아웃乙의 디자인치수에 의해 허가되지 않는 것으로 한다.
다음에 본 실시예에 있어서의 마스크ㆍ레이아웃甲으로부터 마스크ㆍ레이아웃乙을 작성하는 방법을 설명한다.
먼저, 마스크ㆍ레이아웃甲으로부터 선택적으로 기판용 콘택트를 제거하고 심볼릭 레이아웃을 작성하여 심볼릭 레이아웃의 심볼을 상기 제2종래방식에 따라 스케일링한다. 다음에, 심볼릭 레이아웃을 심볼릭 콤팩터를 이용해서 콤팩션하고 콤팩션된 레이아웃(또는, 심볼릭 레이아웃)의 공백영역에 기판용 콘택트를 발생시켜 마스크ㆍ레이아웃乙을 작성한다.
또는, 다음과 같은 방법으로 마스크ㆍ레이아웃乙을 작성해도 좋다.
먼저, 마스크ㆍ레이아웃甲으로부터 심볼릭 레이아웃을 작성하고 심볼릭 레이아웃의 심볼을 선택적으로 변경ㆍ치환한다. 더욱이, 이 변경ㆍ치환은 본래 기판용 콘택트의 삭제를 의미한다. 그 다른 심볼은 상기 제2종래방식에 따라 스케일링한다. 그후, 심볼릭 레이아웃을 심볼릭 콤팩터를 이용해서 콤팩션한다.
본 실시예에 의하면 선택적으로 기판용 콘택트를 제거하는 것으로 상술한 데드스페이스의 발생을 피할 수 있어 프로세스ㆍ마이그레이션 특유의 칩면적 손실을 방지할 수 있다.
제2도는 본 발명의 제2실시예에 따른 반도체 레이아웃 방식의 마스크ㆍ레이아웃甲을 나타낸 도면이고, 제3도는 본 실시예의 기판용 콘택트 생성방법을 설명하기 위한 도면이다.
제2도에 있어서, 본 실시예의 마스크ㆍ레이아웃甲은 다른 타입의 N웰(21) 및 P웰(22)을 갖추고, 이 N웰(21)과 P웰(22)과의 사이에는 복수의 기판용 콘택트(23)가 배치되어 있다(기판용 콘택트(23)는 N웰(21) 및 P웰(22)의 외부에 설치되어 있다). 더욱이, P웰(22)의 내심부에는 복수의 기판용 콘택트(24)가 배치되어 있다.
본 실시예에서는 기판용 콘택트(23, 24)중 기판용 콘택트(24) 만을 선택적으로 제거해서 마스크ㆍ레이아웃乙을 생성한다. 구체적으로는 기판용 콘택트(24)를 제거해서 심볼릭 레이아웃을 생성하고, 이 심볼릭 레이아웃을 심볼릭 콤팩터를 이용해서 콤팩션한다. 이 콤팩션결과의 웰공백영역(콘택트, 서브확산층 및 이들에 쇼트되어 얻어지는 층이 없는 영역)에 기판용 콘택트를 새롭게 생성한다. 이 생성방법을 제3도를 이용해서 구체적으로 설명한다.
공백영역은 콘택트와 서브확산층과 이들에 쇼트되어 얻어진 층과의 OR영역(제3도의 확산영역(31))을 구하고 이것을 일정값으로 팽창시키고, 다시 웰(제3도는 전면 웰내(內)로 가정한다)과 ANDNOT을 취한 것이다(제3도의 공백영역의 경계(32)의 우측 아래영역). 그리고, Al(알루미늄)층으로부터 전원부분(33)을 뽑아내고(ANDNOT), 그 반전을 Al최소간격(34; 도면중 35는 전원 이외의 Al층 영역이다.) 만큼 축소해서 얻은 영역(제3도의 경계(36)의 우측 아래 영역)과 공백영역과의 AND영역을 일정치 축소한 후에 팽창시키면, 서브확산을 발생할 만한 기판용 콘택트 생성영역(37)을 얻는다. 이 기판용 콘택트 생성영역(37)에 다시 Al층을 발생시키고, 이를 일정치로 축소한 영역에 콘택트를 발생시키면 기판용 콘택트는 완성된다.
더욱이, 기판용 콘택트(23)는 비교적 소수이면서 일반적으로 드문드문 존재하기 때문에 전술한 콤팩션의 문제는 발생하지 않는다. 이에 대해, 기판용 콘택트(24)는 다수로 밀집해 있기 때문에 콤팩션의 문제가 발생한다. 또한, 래치업의 대책이라는 점에서 기판용 콘택트(24)는 기판용 콘택트(23) 만큼 중요하지 않다. 이와 같은 이유에서 기판용 콘택트(24)를 콤팩션전에 제거하는 것은 유효하다.
본 실시예에서는 콤팩션후의 웰공백영역에 기판용 콘택트를 생성하기 때문에, 데드스페이스에 최대한 기판용 콘택트를 생성할 수 있음과 더불어 콤팩션시에 기판용 콘택트가 겹쳐지는 일이 없다. 따라서, 기판용 콘택트의 콤팩트 면적을 충분히 확보할 수 있다.
제4도는 본 발명의 제3실시예에 따른 반도체 레이아웃 방식의 마스크ㆍ레이아웃甲을 나타낸 도면이고, 제5도는 본 실시예의 다른 마스크ㆍ레이아웃甲을 나타낸 도면이다.
본 실시예에서는 제4도에 나타낸 바와 같이 전원간선(41; 電源幹線)상의 기판용 콘택트(42) 또는 제5도에 나타낸 바와 같이 전원간선(41a)에 부착된 기판용 콘택트(42a)를 선택적으로 제거해서 마스크ㆍ레이아웃乙을 생성한다.
구체적으로는 상기 기판용 콘택트(42, 42a)를 선택적으로 제거해서 심볼릭 레이아웃을 생성하고, 이 심볼릭 레이아웃을 심볼릭 콤팩터를 이용해서 콤팩션한다. 이 콤팩션결과의 공백영역에 기판용 콘택트를 생성한다. 공백영역에 기판용 콘택트를 생성하는 방법은 상기 제2실시예와 마찬가지이다.
상기 전원간선(41)상의 기판용 콘택트(42) 또는 전원간선(41a)에 부착된 기판용 콘택트(42a)는 수가 많게 밀집되어 있다. 따라서 전술한 콤팩션의 문제를 발생시키기 쉽다. 따라서 이와 같은 기판용 콘택트를 콤팩션 전에 제거하는 것은 유효하다.
제6도는 본 발명의 제4실시예에 따른 반도체 레이아웃 방식의 마스크ㆍ레이아웃甲을 나타낸 도면이다.
본 실시예에서는 복수의 기판용 콘택트가 서로 인접하고 있는 밀집된 기판용 콘택트(51)만을 선택적으로 제거하고 독립해서 존재하는 기판용 콘택트(52)는 제거하지 않는다. 구체적으로는 기판용 콘택트(51)를 제거해서 심볼릭 레이아웃을 생성하고, 이 심볼릭 레이아웃을 심볼릭 콤팩터를 이용해서 콤팩션한다. 이 콤팩션결과의 공백영역에 기판용 콘택트를 생성한다. 공백영역에 기판용 콘택트를 생성하는 방법은 상기 제2실시예와 마찬가지이다.
밀집된 상기 기판용 콘택트(51)는 콤팩션의 문제를 발생시키기 쉽다. 따라서, 이와 같은 기판용 콘택트를 콤팩션전에 제거하는 것은 유효하다.
제7도는 본 발명의 제5실시예에 따른 반도체 레이아웃 방식의 마스크ㆍ레이아웃甲을 나타낸 도면이다. 본 실시예에서는 전원간선(61)에 콘택트(62) 및 배선(63)을 매개로 접속된 기판용 콘택트(64)만을 유지하고, 전원간선(61)에 직결된 기판용 콘택트(65)를 선택적으로 제거해서 마스크ㆍ레이아웃乙을 생성한다.
구체적으로는 전술한 기판용 콘택트를 제거해서 심볼릭 레이아웃을 생성하고, 이 심볼릭 레이아웃을 심볼릭 콤팩터를 이용해서 콤팩션한다. 그 콤팩션 결과의 공백영역에 기판용 콘택트를 생성한다. 공백영역에 기판용 콘택트를 생성하는 방법은 상기 제2실시예와 마찬가지이다.
상기 기판용 콘택트(64)는 일반적으로 래치업에 대해 유효한 것이다. 즉, 일반적으로 전원선은 웰내의 깊은 곳에 존재하고, 이로부터 상당히 떨어진 웰 경계에 위치시키기(래치업상 유효) 위해 콘택트가 필요하기 때문이다. 또한, 기판용 콘택트(64)는 상기 제2실시예의 방법으로 생성할 수 없다. 따라서, 기판용 콘택트(64)는 유지되고 있고, 기판용 콘택트(65)는 콤팩션전에 제거하는 것이 바람직하다.
제8도(a)와 제8도(b)는 본 발명의 제6실시예에 따른 반도체 레이아웃 방식을 나타낸 도면으로, 동도(a)는 마스크ㆍ레이아웃甲을 나타내고, 동도(b)는 마스크ㆍ레이아웃甲을 프로세스ㆍ마이그레이션한 후의 마스크ㆍ레이아웃乙을 나타낸 것이다.
동도(a)에 있어서의 마스크ㆍ레이아웃甲의 기판용 콘택트(71)는 이종(異種)의 확산콘택트(72)와 직결되어 있지 않고, 동시에 콘택트도 아니다. 그러나, 동도(b)에서 마스크ㆍ레이아웃乙의 기판용 콘택트(71a)는 인접한 확산콘택트(72a)와 직결된 동시 콘택트이다. 이와 같은 동시 콘택트 쪽이 면적상 및 래치업 대책상 유리하다는 것은 분명하다.
이와 같이 한 동시 콘택트를 이용한 면적축소는 프로세스ㆍ마이그레이션의 경우에 특히 유효하다. 프로세스의 진보와 더불어 디자인치수의 각 값이 균일하게 축소되어 있는 것은 아니다. 따라서, 확산층과 서브확산층과의 간격이 다른 디자인치수와 비교해서 크게 되는(진보가 느림) 것이 있다.
프로세스ㆍ마이그레이션의 경우, 마스크ㆍ레이아웃甲의 소자 배치를 변화시키는 것은 허용되지 않기 때문에, 확산층과 서브확산층과의 간격치수를 만족시키기 위해 전체를 확대하는 것이 필요하다(특히, 단순 스케일링 방식의 경우). 그러나, 기판용 콘택트를 동시 콘택트로 변경하는 것으로, 이 확대를 할 필요가 없게 된다. 따라서, 면적(코스트)의 증대를 방지할 수 있다.
제9도(a)와 제9도(b)는 본 발명의 제7실시예에 따른 반도체 레이아웃 방식을 나타낸 도면으로, 동도(a)는 마스크ㆍ레이아웃甲을 나타내고, 동도(b)는 마스크ㆍ레이아웃甲을 프로세스ㆍ마이그레이션한 후의 마스크ㆍ레이아웃乙을 나타낸다.
제9도(a)에 나타낸 기판용 콘택트(81)의 콘택트커트는 인접한 확산콘택트(82)의 콘택트컷트와 일체화되어 있지 않아 버팅콘택트(butting contact)는 아니다(이것은 동시 콘택트인가의 여부에 관계하지 않는다). 한편, 제9도(b)에 나타낸 프로세스ㆍ마이그레이션 후의 기판용 콘택트(81a)의 콘택트컷트는 인접한 확산콘택트의 그것과 일체화된 버팅콘택트이다.
동일 기술수준의 프로세스에서는 통상 제9도(b)에 나타낸 버팅콘택트 쪽이 제9도(a)에 나타낸 것보다도 작은 면적으로 실현될 수 있다. 이 버팅콘택트를 이용한 면적축소에서는 상기 실시예 6의 동시 콘택트의 경우와 마찬가지 이유로 프로세스ㆍ마이그레이션의 경우에 특히 유효하다.
제10도는 본 발명의 제8실시예에 따른 반도체 레이아웃 방식을 나타낸 도면으로, 제15도에 나타낸 마스크ㆍ레이아웃甲을 프로세스ㆍ마이그레이션한 후의 마스크ㆍ레이아웃乙을 나타낸 도면이며, 제15도와 공통의 요소에는 동일의 부호가 붙어 있다.
이 제10도에 나타낸 기판용 콘택트에서는 보더리스기술 때문에 Al층(113) 및 서브 확산층(112)의 콘택트(111)에 대한 여유가 없다. 이 보더리스기술의 경우는 평탄화의 매립프로세스를 위한 매립층(91; 예컨대, 텅스텐)이 필요하다. 보더리스ㆍ콘택트는 면적축소 효과가 있고, 이 면적축소는 상기 실시예 6에 있어서의 동시 콘택트의 경우와 마찬가지 이유에 의해 프로세스ㆍ마이그레이션의 경우에 특히 유효하다.
제11도(a)와 제11도(b)는 본 발명의 제9실시예에 따른 반도체 레이아웃 방식을 나타낸 도면으로, 동도(a)는 마스크ㆍ레이아웃甲을 나타내고, 동도(b)는 마스크ㆍ레이아웃甲을 프로세스ㆍ마이그레이션한 후의 마스크ㆍ레이아웃乙을 나타낸다.
동도(a)에 있어서의 기판용 콘택트의 콘택트컷트(92)는 장방형이면서 최소치수는 아니다. 이에 대해 프로세스ㆍ마이그레이션 후의 기판용 콘택트의 콘택트컷트(93)는 정방형으로 최소치수이다.
최근의 평탄화 프로세스의 경우 콘택트컷트(93)의 최소치수 쪽이 평탄성이 좋고 수율이 높다.
제12도(a)와 제12도(b)는 본 발명의 제10실시예에 따른 반도체 레이아웃 방식을 나타낸 도면으로, 동도(a)는 마스크ㆍ레이아웃甲을 나타내고, 동도(b)는 마스크ㆍ레이아웃甲을 프로세스ㆍ마이그레이션 후의 마스크ㆍ레이아웃乙을 나타낸다. 동도(a)에 나타낸 전원선(94)상의 기판용 콘택트(95)를 제거하면, 제13도에 나타낸 바와 같이 전원선(94)에 돌기부(96)가 발생한다. 돌기부(96)를 그대로 해서 심볼릭 레이아웃을 표출하고 이것을 압축하면 제14도에 나타낸 바와 같은 레이아웃을 얻는 경우가 있다. 이 제14도에 나타낸 레이아웃에서는 전원선의 미세부(97)가 생겨나서 바람직하지 않다. 더욱이, 전원선이 굽어있는 것도 문제이다(그 주변에 위치하는 소자의 상대 위치관계가 프로세스ㆍ마이그레이션의 전후에서 다르다).
본 실시예에서는 제13도에 나타낸 바와 같은 돌기부(96)를 갖춘 전원선(94)을 제12도(b)에 나타낸 바와 같은 직선형의 전원선(94a)으로 수정할 수 있고, 이에 의해 제14도에 나타낸 바와 같은 전원선의 미세부(97)가 발생하는 것이 없게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 제1마스크ㆍ레이아웃에 배치되어 있는 기판용 콘택트중 인접하는 2개의 소자사이에 끼어있는 기판용 콘택트를 제거하도록 프로세스ㆍ마이그레이션을 실행했으므로 다음과 같은 효과가 있다.
(1) 프로세스ㆍ마이그레이션 특유의 칩면적 손실을 피할 수 있고 칩면적의 축소가 가능하게 된다.
(2) 디자인치수 위반을 방지할 수 있으며, 더욱이 분할 콤팩션이 용이하게 된다. 이에 의해 심볼릭 콤팩터를 이용한 레이아웃방법이 실용적으로 된다.
(3) 데드스페이스에 최대한 기판용 콘택트를 생성할 수 있음과 더불어 콤팩션시에 기판용 콘택트가 겹쳐지는 일이 없다. 따라서, 기판용 콘택트의 콤팩트면적을 충분히 확보할 수 있다.
(4) 최근의 디자인치수에 대응할 수 있기 때문에 대응하지 않는 것에 비해 수율이 향상된다.

Claims (17)

  1. 제1설계기준에 따른 집적회로의 제1마스크ㆍ레이아웃을 상기 제1설계기준과 다른 제2설계기준에 따른 제2마스크ㆍ레이아웃으로 변환하는 프로세스ㆍ마이그레이션을 행하는 반도체 레이아웃 방식에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에 배치되어 있는 기판용 콘택트중 인접하는 2개의 소자 사이에 끼여있는 기판용 콘택트를 제거한 것을 특징으로 하는 반도체 레이아웃 방식.
  2. 제1항에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃의 이종(異種)웰간의 공극(空隙)에 위치하는 상기 기판용 콘택트를 상기 제2마스크ㆍ레이아웃에 있어서도 유지하고, 제1마스크ㆍ레이아웃의 웰내부에 배치된 기판용 콘택트를 제거한 것을 특징으로 하는 반도체 레이아웃 방식.
  3. 제1항에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃의 전원간선위 또는 전원간선(電源幹線)에 부착된 기판용 콘택트를 제거한 것을 특징으로 하는 반도체 레이아웃 방식.
  4. 제1항에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에서의 서로 인접해서 일치한 기판용 콘택트만을 제거한 것을 특징으로 하는 반도체 레이아웃 방식.
  5. 제1항에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에서의 전원간선에 해당 전원간선과 다른 층을 매개로 접속된 기판용 콘택트를 유지하고, 해당 전원간선에 직결된 기판용 콘택트를 제거한 것을 특징으로 하는 반도체 레이아웃 방식.
  6. 제2항에 있어서, 상기 기판용 콘택트를 제거한 레이아웃에 대해 심볼릭 레이아웃을 행하고, 그후에 기판용 콘택트를 재작성하는 것을 특징으로 하는 반도체 레이아웃 방식.
  7. 제3항에 있어서, 상기 기판용 콘택트를 제거한 레이아웃에 대해 심볼릭 레이아웃을 행하고, 그후에 기판용 콘택트를 재작성하는 것을 특징으로 하는 반도체 레이아웃 방식.
  8. 제4항에 있어서, 상기 기판용 콘택트를 제거한 레이아웃에 대해 심볼릭 레이아웃을 행하고, 그후에 기판용 콘택트를 재작성하는 것을 특징으로 하는 반도체 레이아웃 방식.
  9. 제1항에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에서의 기판용 콘택트가 상기 제2마스크ㆍ레이아웃에서 동시 콘택트로 변환되도록 실행한 것을 특징으로 하는 반도체 레이아웃 방식.
  10. 제1항에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에서의 기판용 콘택트가 상기 제2마스크ㆍ레이아웃에서 버팅콘택트로 변환되도록 실행한 것을 특징으로 하는 반도체 레이아웃 방식.
  11. 제1항에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에서의 기판용 콘택트가 상기 제2마스크ㆍ레이아웃에서 보더리스콘택트로 변환되도록 실행한 것을 특징으로 하는 반도체 레이아웃 방식.
  12. 제1항에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에서의 기판용 콘택트의 콘택트컷트를 균일한 크기의 정방형 콘택트컷트로 분할한 것을 특징으로 하는 반도체 레이아웃 방식.
  13. 제1항에 있어서, 상기 프로세스ㆍ마이그레이션은 상기 제1마스크ㆍ레이아웃에서의 기판용 콘택트에 접속된 전원선으로부터 기판용 콘택트를 제거하고, 이 전원선이 상기 제2마스크ㆍ레이아웃에서 균일한 크기의 경로로 변환되도록 실행한 것을 특징으로 하는 반도체 레이아웃 방식.
  14. 제2항에 있어서, 상기 프로세스ㆍ마이그레이션은 콘택트, 서브확산층 및 이것에 단락해서 얻은 층을 각각 팽창시킨 후에 구한 이들의 OR영역과 웰과의 ANDNOT영역과, 금속도체층의 영역으로부터 전원부분을 뽑아낸 영역의 반전영역을 일정치 만큼 축소한 영역과의 AND영역내에 기판용 콘택트를 생성한 것을 특징으로 하는 반도체 레이아웃 방식.
  15. 제3항에 있어서, 상기 프로세스ㆍ마이그레이션은 콘택트, 서브확산층 및 이것에 단락해서 얻은 층을 각각 팽창시킨 후에 구한 이들의 OR영역과 웰과의 ANDNOT영역과, 금속도체층의 영역으로부터 전원부분을 뽑아낸 영역의 반전영역을 일정치 만큼 축소한 영역과의 AND 영역내에 기판용 콘택트를 생성한 것을 특징으로 하는 반도체 레이아웃 방식.
  16. 제4항에 있어서, 상기 프로세스ㆍ마이그레이션은 콘택트, 서브확산층 및 이것에 단락해서 얻은 층을 각각 팽창시킨 후에 구한 이들의 OR영역과 웰과의 ANDNOT영역과, 금속도체층의 영역으로부터 전원부분을 뽑아낸 영역의 반전영역을 일정치만큼 축소한 영역과의 AND영역내에 기판용 콘택트를 생성한 것을 특징으로 하는 반도체 레이아웃 방식.
  17. 제1항 내지 제12항중 어느 한항에 있어서, 상기 제2마스크ㆍ레이아웃을 심볼릭 레이아웃으로 한 것을 특징으로 하는 반도체 레이아웃 방식.
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