KR101429396B1 - 표준 셀 디자인 레이아웃 - Google Patents

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리-춘 티엔
리-충 루
후이-종 주앙
쳉-이 후앙
충-싱 왕
이-칸 쳉
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement

Abstract

다른 것들 중에서, 디자인 레이아웃을 수행하기 위한 하나 이상의 기술 및/또는 시스템이 제공된다. 실시예에서, 디자인 레이아웃은 네트리스트(netlist)에 의해 접속이 기술되는 표준 셀의 레이아웃에 대응한다. 예컨대, 네트리스트는 표준 셀의 각각의 비아를 위한 네트 타입을 특정한다. 디자인 레이아웃의 하나 이상의 비아를 위한 접속을 제공하기 위해 디자인 레이아웃 내에 하나 이상의 접속링이 형성된다. 예컨대, 하나 이상의 링 원 비아(ring one via)를 접속하기 위해 멘드렐(mandrel) 등으로부터 제1 접속링이 생성된다. 하나 이상의 링 투 비아(ring two via)를 접속하기 위해 패시브 패턴(passive pattern) 등으로부터 제2 접속링이 생성된다. 상이한 네트 타입을 갖는 비아들을 분리하기 위해 디자인 레이아웃 내에 하나 이상의 커트들이 생성된다. 이러한 방식에 있어서, 디자인 레이아웃은 SADP(self-aligned double patterning) 순응(compliant)이다.

Description

표준 셀 디자인 레이아웃{STANDARD CELL DESIGN LAYOUT}
본 발명은 표준 셀 디자인 레이아웃에 관한 것이다.
전자 디자인 툴은 디자이너가 표준 셀과 집적회로 등의 전자 소자를 레이아웃하고, 시뮬레이션하고, 분석할 수 있게 한다. 실시예에서, 디자이너는 표준 셀을 위한 디자인 레이아웃을 생성할 수 있다. SADP(self-aligned double patterning)를 고려하지 않은 디자인 레이아웃이 완성되면, 디자인 레이아웃 SADP를 순응(compliant)하게 만들기 위해 복잡한 포스트 프로세싱(complex post processing)이 사용된다. 예컨대, 패시브 패턴(passive pattern)을 규정하기 위해 사용되는 하나 이상의 커트(cuts)와 맨드렐 패턴(mandrel pattern)을 사용하여 디자인 레이아웃이 조정(adjust)된다. SADP 순응(compliance)을 위한 어시스트 맨드렐(assist mandrel) 등의 맨드렐을 추가하는 것은 디자인 유연성 저하와 표준 셀의 에리어 페널티(area penalty)로 연결될 수 있다.
이하 상세한 설명에서 더 개시되는 간략한 형태의 컨셉의 선택을 소개하기 위해 본 요약(summary)이 제공된다. 본 요약은 청구되는 주제(subject matter)의 본질적 특징이나 키 팩터(key factor)의 확인을 의도하지 않고, 청구되는 주제의 범위를 한정하는데 사용되는 것도 의도하지 않는다.
디자인 레이아웃을 수행하기 위한 하나 이상의 기술 및 시스템이 여기에 제공된다. 일부 실시형태에서, 디자인 레이아웃은 표준 셀에 대응한다. 표준 셀은 로직 기반 기능 또는 저장 기능 등의 기능을 제공하도록 구성된다. 예컨대, 표준 셀은 하나 이상의 트랜지스터 및 비아(via) 등의 하나 이상의 상호접속 구조를 포함한다. 디자인 레이아웃을 위한 네트리스트(netlist)는 표준 셀의 접속을 묘사한다. 예컨대, 네트리스트는 디자인 레이아웃 내의 각각의 비아에 대한 네트 타입(net type)을 특정한다. 네트 타입은 비아를 특정 네트에 속하는 것으로 식별한다. 여기에 제공된 바와 같이, 디자인 레이아웃이 SADP 레이아웃 순응이 되도록 표준 셀의 디자인 레이아웃을 수행하는데 네트리스트가 사용될 수 있다.
따라서, 제1 접속링이 디자인 레이아웃 내에 생성된다. 제1 접속링은 맨드렐 또는 패시브 패턴(passive pattern) 등의 제1 접속 물질 타입으로부터 생성된다. 제1 접속링은 하나 이상의 링 원 비아(ring one via)를 위한 접속을 제공한다. 예컨대, 링 원 비아는 제1 접속링에 의해 접속되는 비아이다. 실시예에서, 제1 접속링이 제1 링 원 비아를 제2 링 원 비아 - 제1 링 원 비아의 네트 타입은 제2 링 원 비아의 네트 타입과 상이함 - 에 접속하는 것에 응답하여, 제2 링 원 비아로부터 제1 링 원 비아를 분리하기 위해 제1 접속링에 제1 커트(cut)가 적용된다. 이러한 방식으로, 상이한 타입의 링 원 비아가 다른 하나로부터 분리되도록 하기 위해 제1 접속링 상에 하나 이상의 커트가 수행된다.
제2 접속링이 디자인 레이아웃 내에 생성된다. 제2 접속링은 제1 접속 물질 타입과 상이한 제2 접속 물질 타입으로부터 생성된다. 실시예에서, 제2 접속 물질 타입은 멘드렐과 상이한 물질 타입 또는 패시브 패턴에 대응하지만 제1 접속 물질 타입은 멘드렐에 대응한다. 실시예에서, 제2 접속 물질 타입은 패시브 패턴과 상이한 물질 타입 또는 멘드렐에 대응하지만 제1 접속 물질 타입은 패시브 패턴에 대응한다. 제2 접속링은 하나 이상의 링 투 비아(ring two via)를 위한 접속을 제공한다. 예컨대, 링 투 비아는 제2 접속링에 의해 접속되는 비아이다. 실시예에서, 제2 접속링이 제2 링 투 비아 - 제1 링 투 비아의 네트 타입은 제2 링 투 비아의 네트 타입과 상이함 - 에 제1 링 투 비아를 접속하는 것에 응답하여, 제2 링 투 비아로부터 제1 링 투 비아를 분리하기 위해 제2 접속링에 제2 커트(cut)가 적용된다. 이러한 방식으로, 상이한 타입의 링 투 비아가 다른 하나로부터 분리되도록 하기 위해 제2 접속링 상에 하나 이상의 커트가 수행된다. 일부 실시형태에서, 상이한 네트 타입의 비아를 분리하기 위해 하나 이상의 추가 접속링이 생성되고 커트된다.
접속링을 사용하여 하나 이상의 비아를 접속하는 것은 디자인 레이아웃 내에 표현되는 디바이스의 전기 특성에 대하여 향상된 직접 제어를 제공한다. 실시예에서, 개발자는, 디바이스의 전기적 특성 및 스왑 커트(swap cut) 또는 크로스-써클 커넥터(cross-circle connector) 등의 SADP 리소그래피 베리에이션(variation)에 대하여 향상된 제어를 갖는다. 예컨대, 크로스 써클 커넥터 또는 스왑 커트 중 적어도 하나를 사용함으로써 디자인 레이아웃 내의 비교적 넓은 금속 부분이 감소될 수 있다.
이하의 설명과 첨부 도면은 소정의 예시적 양상과 구현을 개시한다. 그러나, 하나 이상의 양상이 채용될 수 있는 다양한 방식 중 일부를 나타낸다. 본 발명의 다른 양상, 장점 및 새로운 특징은 첨부 도면을 참조하여 후술하는 설명으로부터 명백해질 것이다.
도 1은 일부 실시형태에 의한 디자인 레이아웃을 수행하는 예시적 시스템을 나타낸 콤포넌트 블록 다어어그램이다.
도 2는 일부 실시형태에 의한 디자인 레이아웃을 수행하는 예시적 방법을 나타낸 플로우 다이어그램이다.
도 3은 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 4는 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 5는 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 6은 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 7은 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 8은 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 9는 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 10은 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 11은 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 12는 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 13은 일부 실시형태에 의한 디자인 레이아웃의 간략화된 상면도이다.
도 14는 여기서 설명하는 프로비젼(provisions) 중 하나 이상을 구현하도록 구성되는 프로세서 실행가능 명령이 포함될 수 있는 예시적 컴퓨터 판독가능 매체의 예시이다.
도 15는 여기서 설명하는 프로비젼 중 하나 이상이 구현될 수 있는 예시적 컴퓨팅 환경을 예시한다.
이제, 전체적으로, 유사한 도면부호가 유사한 엘리먼트를 나타내는데 사용되는 도면을 참조하여 청구되는 주제를 설명한다. 이하의 내용에 있어서, 설명을 목적으로, 숫자 특정 세부사항들은 청구되는 주제의 이해를 제공하기 위한 것이다. 그러나, 청구되는 주제는 이들 특정 세부사항 없이 실시될 수 있다는 것이 이해될 것이다. 다른 경우에 있어서, 구조 및 디바이스들은 청구되는 주제에 대한 설명을 용이하게 하기 위해 블록 다이어그램 형태로 예시된다.
도 1은 디자인 레이아웃을 수행하기 위해 시스템(100)의 일부 실시형태에 의한 실시예를 예시한다. 시스템(100)은 디자인 레이아웃 콤포넌트(128)를 포함한다. 디자인 레이아웃 콤포넌트(128)는, 디자인 레이아웃(150) 내에 레이아웃될 표준 셀의 접속을 설명하는 네트리스트(netlist)(102)를 수신하도록 구성된다. 비아(A)(104)와 비아(B)(106)가 서로 접속되는 것을 허용하지만 다른 네트 타입의 비아에 접속되지 않도록, 비아(A)(104)와 비아(B)(106)가 제1 네트 타입에 속하는 것을 네트리스트(102)가 특정한다. 비아(C)(108)와 비아(D)(110)가 서로 접속되는 것을 허용하지만 다른 네트 타입의 비아에 접속되지 않도록, 비아(C)(108)와 비아(D)(110)가 제2 네트 타입에 속하는 것을 네트리스트(102)가 특정한다. 비아(X)(112)가 다른 네트 타입의 비아에 접속되지 않도록 비아(X)(112)가 제3 네트 타입에 속하는 것을 네트리스트(102)가 특정한다. 비아(E)(114), 비아(F)(116), 및 비아(G)(118)가 서로 접속되는 것을 허용하지만 다른 네트 타입의 비아에 접속되지 않도록, 비아(E)(114), 비아(F)(116), 및 비아(G)(118)가 제4 네트 타입에 속하는 것을 네트리스트(102)가 특정한다.
비아(H)(120)가 다른 네트 타입의 비아에 접속되지 않도록 비아(H)(120)가 제5 네트 타입에 속하는 것을 네트리스트(102)가 특정한다. 비아(I)(122)가 다른 네트 타입의 비아에 접속되지 않도록 비아(I)(122)가 제6 네트 타입에 속하는 것을 네트리스트(102)가 특정한다. 비아(J)(124)가 다른 네트 타입의 비아에 접속되지 않도록 비아(J)(124)가 제7 네트 타입에 속하는 것을 네트리스트(102)가 특정한다. 비아(K)(126)가 다른 네트 타입의 비아에 접속되지 않도록 비아(K)(126)가 제8 네트 타입에 속하는 것을 네트리스트(102)가 특정한다.
디자인 레이아웃(150)이 SAMP(self-aligned multiple patterning) 순응 또는 SADP(self-aligned double patterning) 순응 중 적어도 하나가 되도록, 네트리스트(102)에 기초하여 디자인 레이아웃(150)을 생성하도록 디자인 레이아웃 콤포넌트(128)가 구성된다. 실시예에서, 멘드렐 등의 제1 접속 물질 타입을 포함하는 제1 접속링(130)을 디자인 레이아웃(150)이 포함한다. 제1 접속링(130)은 비아(A)(104), 비아(B)(106), 및 비아(X)(112)에 접속을 제공한다. 비아(X)(112)는 제3 네트 타입에 속하지만 비아(A)(104)와 비아(B)(106)는 제1 네트 타입에 속하기 때문에, 비아(A)(104)와 비아(B)(106)로부터 비아(X)(112)를 분리하기 위해 제1 커트(152) 및 제2 커트(154)가 생성된다.
패시브 패턴 등의 제2 접속 물질 타입을 포함하는 제2 접속링(132)을 디자인 레이아웃이 포함한다. 제2 접속링(132)은 비아(E)(114), 비아(F)(116), 비아(G)(118), 비아(J)(124), 및 비아(K)(126)에 접속을 제공한다. 비아(E)(114), 비아(F)(116), 및 비아(G)(118)는 제4 네트 타입에 속하기 때문에, 비아(J)(124) 및 비아(K)(126) 등의 다른 타입에 속한 비아로부터 비아(E)(114), 비아(F)(116), 및 비아(G)(118)를 분리하기 위해 제3 커트(156) 및 제4 커트(158)가 생성된다. 실시예에서, 제1 병합 커트(merged cut)(140)를 생성하기 위해 제1 커트(152)와 제3 커트(156)가 병합되고, 제2 병합 커트(138)를 생성하기 위해 제2 커트(154)와 제4 커트(158)가 병합된다. 비아(K)(126)는 제8 네트 타입을 갖지만 비아(J)(124)는 제7 네트 타입을 갖기 때문에, 다른 것으로부터 비아(J)(124)와 비아(K)(126)를 분리하기 위해 제5 커트(144)가 생성된다.
멘드렐 등의 제1 접속 물질 타입을 포함하는 제3 접속링(134)을 디자인 레이아웃(150)이 포함한다. 제3 접속링(134)은 비아(C)(108), 비아(D)(110), 및 비아(I)(122)에 접속을 제공한다. 비아(I)(122)는 제6 네트 타입에 속하지만 비아(C)(108)와 비아(D)(110)는 제2 네트 타입에 속하기 때문에, 비아(C)(108)와 비아(D)(110)로부터 비아(I)(122)를 분리하기 위해 제6 커트(146) 및 제7 커트(148)가 생성된다. 디자인 레이아웃(150)은 제4 접속링(136)을 포함한다. 제4 접속링(136)은 비아(H)(120)에 접속을 제공한다. 이러한 방식에 있어서, 디자인 레이아웃(150)은 SADP 순응을 위해 상이한 네트 타입의 비아를 접속하지 않고 비아를 위한 접속을 제공하는 하나 이상의 접속링[예컨대, 어니언 기반 디자인(onion-based design)에 따라 형성됨]을 포함한다. 디자인 레이아웃(150)을 생성하는 일부 실시형태는 도 2 내지 도 13에 관하여 더 상세히 설명된다는 것이 인식된다.
일부 실시형태에 의한 디자인 레이아웃을 수행하는 예시적 방법(200)이 도 2에 도시되어 있고, 이러한 방법에 의해 형성된 예시적 디자인 레이아웃이 도 3 내지 도 13에 도시되어 있다. 도 3의 실시예(300)에서, 디자인 레이아웃(150)은 우선 각각의 비아가 특정 영역에 제한되도록 하나 이상의 비아를 포함한다. 예컨대, 디자인 레이아웃(150)은 제1 네트 타입의 비아(A)(104), 제1 네트 타입의 비아(B)(106), 제2 네트 타입의 비아(C)(108), 제2 네트 타입의 비아(D)(110), 제3 네트 타입의 비아(X)(112), 제4 네트 타입의 비아(E)(114), 제4 네트 타입의 비아(F)(116), 제4 네트 타입의 비아(G)(118), 제5 네트 타입의 비아(H)(120), 제6 네트 타입의 비아(I)(122), 제7 네트 타입의 비아(J)(124), 및 제8 네트 타입의 비아(K)를 포함한다. 따라서, 디자인 레이아웃(150)이 SAMP(self-aligned multi patterning) 순응 또는 SADP(self-aligned double patterning) 순응 중 적어도 하나가 되도록, 비아를 위한 접속을 제공하기 위해 디자인 레이아웃(150) 내에 하나 이상의 접속링이 형성된다(예컨대, 어니언 기반 디자인에 따름).
202에서, 제1 접속링(130)이 디자인 레이아웃(150) 내에 생성된다. 도 4의 실시예(400)에서, 제1 접속링(130)이 비아(A)(104), 비아(B)(106), 및 비아(X)(112)를 접속하도록 디자인 레이아웃(150) 내에 제1 접속링(130)이 생성된다. 제1 접속링(130)은 비아(A)(104), 비아(B)(106), 및 비아(X)(112)를 위한 접속을 제공하기 때문에, 이러한 비아들을 링 원 비아(ring one vias)라 한다. 실시예에서, 제1 접속링(130)은 VSS 비아[예컨대, 비아(X)(112)]와 VDD 비아[예컨대, 비아(A)(104), 비아(B)(106) 등]에 접속되는 파워 접속링(power connectivity ring)을 포함한다. 실시예에서, 제1 접속링(130)은 멘드렐 등의 제1 접속 물질 타입으로부터 생성된다. 다른 실시예에서, 제1 접속링의 제2 부분은 제1 멘드렐 타입과 상이한 제2 멘드렐 타입(예컨대, SAMP 디자인)으로부터 형성되지만, 제1 접속링(130)의 제1 부분은 제1 멘드렐 타입으로부터 형성된다.
실시예에서, 실질적으로 균일한 폭을 가진 제1 스페이서(spacer)가 제1 접속링(130) 주위에 생성된다.
204에서, 제1 접속링(130)이 제1 링 원 비아를 제2 링 원 비아 - 제1 링 원 비아의 네트 타입은 제2 링 원 비아의 네트 타입과 상이함 - 에 접속하는 것에 응답하여, 제2 링 원 비아로부터 제1 링 원 비아를 분리하기 위해 제1 접속링(130)에 하나 이상의 커트가 적용된다. 도 5의 실시예(500)에서, 제2 네트 타입을 갖는 비아(A)(104) 및 비아(B)(106)로부터 제1 네트 타입을 갖는 비아(X)(112)를 분리하기 위해 제1 접속링(130)을 따라 제1 커트(152) 및 제2 커트(154)가 생성된다. 제1 접속링(130)이 파워 접속링을 포함하는 실시예에서, 하나 이상의 VDD 비아로부터 하나 이상의 VSS 비아를 분리하기 위해 파워 접속링에 파워 접속해제 커트(power disconnect cut)가 적용된다.
206에서, 제2 접속링(132)이 디자인 레이아웃(150) 내에 생성된다. 도 6의 실시예(600)에서, 제2 접속링(132)이 비아(E)(114), 비아(F)(116), 비아(G)(118), 비아(J)(124), 및 비아(K)(126)를 접속하도록, 디자인 레이아웃(150) 내에 제2 접속링(132)이 생성된다. 제2 접속링(132)은 비아(E)(114), 비아(F)(116), 비아(G)(118), 비아(J)(124), 및 비아(K)(126)를 위한 접속을 제공하기 때문에 이러한 비아들을 링 투 비아(ring two vias)라 한다. 실시예에서, 제2 접속링(132)은 패시브 패턴 등의 제2 접속 물질 타입으로부터 생성된다. 실시예에서, 실질적으로 균일한 폭을 가진 제2 스페이서(spacer)가 제2 접속링(132) 주위에 생성된다.
208에서, 제2 접속링(132)이 제1 링 투 비아를 제2 링 투 비아 - 제1 링 투 비아의 네트 타입은 제2 링 투 비아의 네트 타입과 상이함 - 에 접속하는 것에 응답하여, 제2 링 투 비아로부터 제1 링 투 비아를 분리하기 위해 제2 접속링(132)에 하나 이상의 커트가 적용된다. 도 7의 실시예(700)에서, 제7 네트 타입을 갖는 비아(J)(124) 및 제8 네트 타입을 갖는 비아(K)(126) 등의 다른 네트 타입을 갖는 비아들로부터 제4 네트 타입을 갖는 비아(E)(114), 비아(F)(116), 및 비아(G)(118)를 분리하기 위해 제2 접속링(132)을 따라 제3 커트(156) 및 제4 커트(158)가 생성된다. 실시예에서, 제1 병합 커트(merged cut)(140)를 생성하기 위해 제3 커트(156)와 제1 커트(152)가 병합되고, 제2 병합 커트(138)를 생성하기 위해 제4 커트(158)와 제2 커트(154)가 병합된다. 제7 네트 타입을 갖는 비아(J)(124)와 제8 네트 타입을 갖는 비아(K)(126)를 분리하기 위해 제2 접속링(132)을 따라 제5 커트(144)가 생성된다.
일부 실시형태에서, 디자인 레이아웃(150) 내에 하나 이상의 추가 접속링이 생성된다. 도 8의 실시예(800)에서, 제3 접속링(134)이 비아(C)(108), 비아(D)(110), 및 비아(I)(122)를 접속하도록 디자인 레이아웃(150) 내에 제3 접속링(134)이 생성된다. 제3 접속링(134)은 비아(C)(108), 비아(D)(110), 및 비아(I)(122)를 위한 접속을 제공하기 때문에, 이러한 비아들을 링 쓰리 비아(ring three vias)라 한다. 실시예에서, 제3 접속링(134)은 멘드렐 등의 제1 접속 물질 타입으로부터 생성된다. 실시예에서, 실질적으로 균일한 폭을 갖는 제3 스페이서가 제3 접속링(134) 주위에 생성된다. 도 9의 실시예(900)에서, 제2 네트 타입을 갖는 비아(C)(108) 및 비아(D)(110)로부터 제6 네트 타입을 갖는 비아(I)(122)를 분리하기 위해 제3 접속링(134)을 따라 제6 커트(146) 및 제7 커트(148)가 생성된다. 도 10의 실시예(1000)에서, 디자인 레이아웃(150) 내에 제4 접속링(136)이 생성된다. 제4 접속링(136)은 비아(H)(120)를 위한 접속을 제공한다. 일부 실시형태에서, 디자인 레이아웃 내의 각각의 비아들이 적어도 하나의 접속링에 의해 접속될 때까지 하나 이상의 추가 접속링이 생성된다. 제1 비아에 인접하는 제2 비아의 네트 타입과 상이한 네트 타입을 갖는 제1 비아에 대한 식별에 응답하여, 제2 비아로부터 제1 비아를 분리하기 위해 적어도 하나의 대응하는 접속링에 커트가 적용된다. 이러한 방식으로, 상이한 네트 타입의 비아들 사이에 분리(isolation)가 제공되도록 하나 이상의 커트가 적용된다. 실시형태에서, 상이한 네트 타입의 2개의 비아가 다른 하나로부터 분리되지 않고 다른 하나에 인접하지 않을 때까지 이것이 반복적으로 수행된다.
일부 실시형태에서, 접속링이 다른 접속링과 접속하도록 크로스 링 와이어(cross-ring wire) 등의 크로스 써클 커넥터(cross-circle connector)가 생성된다. 도 11의 실시예(1100)에서, 크로스 써클 커넥터(1102)가 제1 접속링(130)과 제3 접속링(134) 사이에 생성된다. 실시예에서, 제1 접속링(130)과 제3 접속링(134)은 모두 제1 접속 물질로부터 생성되기 때문에 크로스 써클 커넥터(1102)가 생성된다. 다른 실시예에서, 폭 한계점(width threshold)를 초과하는 제2 접속링(132)의 부분의 폭(1106)에 기초하여 크로스 써클 커넥터(1102)가 생성된다. 실시예에서, 제1 접속링(130)을 따르는 새로운 커트(1104)에 의해 병합 커트(138)[예컨대, 도 10의 병합 커트(138)]가 교체된다.
일부 실시형태에서, 제1 접속 서브링과 제2 접속 서브링을 형성하기 위해, 접속링의 제1 부분과 접속링의 제2 부분 사이에 서브 링 와이어(sub-ring wire) 등의 링 커넥터가 생성된다. 도 12의 실시예(1200)에서, 디자인 레이아웃(150) 내에 제1 접속링(1202)과 제2 접속링(1204)이 생성된다. 상이한 네트 타입의 비아들이 함께 접속되지 않도록, 제1 접속링(1202)은 하나 이상의 비아를 위한 접속을 제공한다. 제2 접속링(1204)은 제1 네트 타입을 갖는 제2 비아(1208) 및 제1 비아(1206) 등의 하나 이상의 비아들을 위해 접속을 제공한다. 실시예에서, 디자인 레이아웃은 제1 네트 타입을 갖는 제3 비아(1210)를 포함한다. 그러나, 제3 비아(1210)는 제2 접속링(1204)에 의해 최초로 접속되지 않는다. 따라서, 접속은 링 커넥터에 의해 제3 비아(1210)를 위해 제공된다. 도 13의 실시예(1300)에서, 제1 접속 서브링(1304)과 제2 접속 서브링(1306)을 형성하기 위해, 제2 접속링(1204)의 제1 부분과 제2 접속링(1204)의 제2 부분 사이에 링 커넥터(1302)가 생성된다. 실시예에서, 제1 네트 타입을 갖는 제3 비아(1210)를 제1 네트 타입을 갖는 제1 비아(1206) 또는 제2 비아(1208) 중 어느 하나와 접속하기 위해 링 커넥터(1302)가 생성된다.
짧은 개시의 양상에 따라, 디자인 레이아웃의 수행 방법이 제공된다. 상기 방법은 하나 이상의 링 원 비아들을 접속하기 위한 디자인 레이아웃 내에 제1 접속 물질 타입으로부터 제1 접속링을 생성하는 단계를 포함한다. 제1 접속링이 제2 링 원 비아와 상이한 네트 타입을 갖는 제1 링 원 비아를 제2 링원 비아에 접속하는 것에 응답하여, 제2 링 원 비아로부터 제1 링 원 비아를 분리하기 위해 제1 접속링에 대한 제1 커트가 제1 접속링에 적용된다. 하나 이상의 링 투 비아를 접속하기 위해 디자인 레이아웃 내에 제2 접속 물질 타입으로부터 제2 접속링이 생성된다. 제2 접속링이 제2 링 투 비아와 상이한 네트 타입을 갖는 제1 링 투 비아를 제2 링 투 비아에 접속하는 것에 응답하여, 제2 링 투 비아로부터 제1 링 투 비아를 분리하기 위해 제2 접속링에 제2 커트(cut)가 적용된다.
짧은 개시의 양상에 따라, 디자인 레이아웃을 수행하는 시스템이 제공된다. 시스템은 디자인 레이아웃 콤포넌트를 포함한다. 디자인 레이아웃 콤포넌트는, 하나 이상의 링 원 비아를 접속하는 디자인 레이아웃 내에 제1 접속링을 생성하도록 구성된다. 제1 접속링은 멘드렐 또는 패시브 패턴을 포함한다. 디자인 레이아웃 콤포넌트는, 하나 이상의 링 투 비아를 접속하는 디자인 레이아웃 내의 제1 접속링에 의해 적어도 부분적으로 둘러싸이는 제2 접속링을 생성하도록 구성된다. 제2 접속링은 패시브 패턴을 포함한다. 상이한 네트 타입을 갖는 비아들을 분리하기 위해 디자인 레이아웃 내에 하나 이상의 커트들이 생성된다.
짧은 개시의 양상에 따라, 셀프 얼라인드 패터닝 순응 레이아웃(self aligned patterning compliant layout)이 제공된다. 셀프 얼라인드 패터닝 순응 레이아웃은 표준 셀 등의 전기 콤포넌트와 관련된 디자인 레이아웃의 하나 이상의 비아들을 포함한다. 셀프 얼라인드 패터닝 순응 레이아웃은 각각의 비아들을 접속하는 하나 이상의 접속링을 포함한다. 실시예에서, 제1 접속링은 제2 비아 타입을 갖는 제2 비아와 제1 비아 타입을 갖는 제1 비아를 포함한다. 제1 접속링에 적용되는 제1 커트에 기초하여 제2 비아로부터 제1 비아가 분리된다. 이러한 방식으로, 셀프 얼라인드 패터닝 순응 레이아웃은 하나 이상의 커트를 포함한다. 셀프 얼라인드 패터닝 순응 레이아웃은 크로스 써클 커넥터 또는 링 커넥터 중 적어도 하나를 포함한다. 멘드렐 또는 패시브 패턴 등의 제1 접속 물질로 형성되는 제3 접속링과 제2 접속링에 기초하여 제3 접속링에 제2 접속링을 접속하도록 크로스 써클 커넥터가 구성된다. 제1 접속 서브링과 제2 접속 서브링을 형성하기 위해 제2 접속링과 제3 접속링 사이에 링 커넥터가 형성된다.
또 다른 실시형태는 여기 개시된 기술 중 하나 이상을 구현하도록 구성되는 프로세서 실행가능 명령을 포함하는 컴퓨터 판독가능 매체를 포함한다. 이들 방법에서 고안될 수 있는 예시적 컴퓨터 판독가능 매체가 도 14에 예시되어 있고, 구현(1400)은 컴퓨터 판독가능 데이터(1414)로 인코딩되는 컴퓨터 판독가능 매체(1416)[예컨대, CD-R, DVD-R, 플래시 드라이브, 하드디스크 드라이브의 플래터(platter) 등]를 포함한다. 컴퓨터 판독가능 데이터(1414)는 차례로 여기서 인용되는 원리 중 하나 이상에 따라 작동하도록 구성되는 컴퓨터 명령(1412)의 세트를 포함한다. 이러한 일실시형태(1400)에서, 프로세서 실행가능 컴퓨터 명령(1412)은 예컨대 도 2의 예시적 방법(200)의 적어도 일부와 같은 방법(1410)을 수행하도록 구성될 수 있다. 이러한 다른 실시형태에서, 프로세서 실행가능 컴퓨터 명령(1412)은 예컨대 도 1의 예시적 시스템(100)의 적어도 일부와 같은 시스템을 구현하도록 구성될 수 있다. 당업자에 의해 여기 개시된 기술에 따라 작동하도록 구성되는 이러한 다수의 컴퓨터 판독가능 매체가 고안될 수 있다.
구조적 피쳐(feature) 또는 방법론적 동작에 대하여 특정한 랭귀지로 주제(subject matter)를 설명했지만, 청구범위에서 규정된 주제는 상기 특정 피쳐 또는 동작에 한정될 필요가 없다는 것이 이해될 것이다. 대신 상기 특정 피쳐 및 동작은 청구범위를 구현하는 예시적 형태로서 개시된다.
이러한 애플리케이션에서 사용되는 바와 같이, "콤포넌트", "모듈", "시스템", "인터페이스" 등의 용어는 통상적으로 컴퓨터 관련 엔티티(entity), 하드웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행중인 소프트웨어를 나타내는 것으로 의도된다. 예컨대, 콤포넌트는 이에 한정되지 않지만, 프로세서 상에서 실행되는 프로세서, 프로세서, 오브젝트(object), 익스큐터블(executable), 동작중인 스레드(thread of execution), 프로그램, 및/또는 컴퓨터가 될 수 있다. 예시에 의해, 컨트롤러 및 컨트롤러 상에서 실행되는 애플리케이션은 콤포넌트가 될 수 있다. 하나 이상의 콤포넌트는 프로세서 및/또는 동작중인 스레드 내에 존재할 수 있고, 콤포넌트는 하나의 컴퓨터 및/또는 2이상의 컴퓨터들 사이에 분포되어 배치될 수 있다.
또한, 청구되는 주제는, 개시된 주제를 구현하도록 컴퓨터를 제어하는 소프트웨어, 펌웨어, 하드웨어 또는 그것들의 조합을 만들기 위해 표준 프로그래밍 및/또는 엔지니어링 기술을 사용하는 방법, 장치, 또는 제조 아티클(article of manufacture)로서 구현될 수 있다. 여기에서 사용되는 "제조 아티클(article of manufacture)"라는 용어는 모든 컴퓨터 판독가능 디바이스, 캐리어, 또는 매체로부터 액세스 가능한 컴퓨터 프로그램을 포함하는 것으로 의도된다. 물론, 당업자는 청구되는 주제의 범위 또는 사상으로부터 벗어나지 않는 이러한 구성으로 다수의 수정이 만들어질 수 있다는 것을 인식할 것이다.
도 15 및 이하의 설명은 여기서 설명하는 프로비젼(provision) 중 하나 이상의 실시형태를 구현하기 위해 적합한 컴퓨팅 환경의 간단하고 일반적인 서술을 제공한다. 도 15의 동작 환경은 적합한 동작 환경의 일례일뿐이고, 동작 환경의 사용 또는 기능의 범위에 대한 임의의 한정을 제안하는 것을 의도하지 않는다. 예시적 컴퓨팅 디바이스는 이에 한정되지 않지만 퍼스널 컴퓨터, 서버 컴퓨터, 핸드 헬드 또는 랩탑 디바이스, 모바일 디바이스(모바일 폰, PDA, 미디어 플레이어 등), 멀티프로세서 시스템, 가전제품(consumer electronics), 미니 컴퓨터, 메인프레임 컴퓨터, 상기 시스템 또는 디바이스들을 포함하는 분산된 컴퓨팅 환경 등을 포함한다.
요구되지 않더라도, 실시형태들은 하나 이상의 컴퓨팅 디바이스들에 의해 실행되는 "컴퓨터 판독가능 명령들"의 일반적인 콘텍스트로 기재된다(describe). 컴퓨터 판독가능 명령들은 컴퓨터 판독가능 매체(후술됨)를 통해 배포될(distributed) 수 있다. 컴퓨타 판독가능 명령들은, 특정 과제를 수행하거나 특정 추상 데이터 타입(abstract data type)을 구현하는 기능, 오브젝트, 애플리케이션 프로그래밍 인터페이스(APIs: Application Programming Interfaces), 데이터 구조 등의 프로그램 모듈로서 구현될 수 있다. 통상적으로, 컴퓨터 판독가능 명령들의 기능은 다양한 환경에서 소망하는 바에 따라 결합 또는 분산될 수 있다.
도 15는 여기서 제공되는 하나 이상의 실시형태들을 구현하도록 구성되는 컴퓨팅 디바이스(1512)를 포함하는 시스템(1510)의 실시예를 예시한다. 일구성에서, 컴퓨팅 디바이스(1512)는 적어도 하나의 프로세싱 유닛(1516) 및 메모리(1518)를 포함한다. 컴퓨팅 디바이스의 정확한 구성 및 타입에 따라, 메모리(1518)는 휘발성(예컨대, RAM 등), 비휘발성(예컨대, ROM, 플래시 메모리 등), 또는 이 둘의 몇가지 조합이 될 수 있다. 이러한 구성은 점선(1514)에 의해 도 15에 예시되어 있다.
다른 실시형태에서, 디바이스(1512)는 추가 피쳐 및/또는 기능을 포함할 수 있다. 예컨대, 디바이스(1512)는 이에 한정되지 않지만 마그네틱 스토리지, 옵티컬 스토리지 등을 포함하는 추가 스토리지(예컨대, 착탈식 및/또는 비착탈식)를 포함할 수도 있다. 이러한 추가 스토리지는 스토리지(1520)에 의해 도 15에 예시되어 있다. 일부 실시형태에서, 여기서 제공되는 하나 이상의 실시형태를 구현하기 위한 컴퓨터 판독가능 명령들은 스토리지(1520) 내에 존재할 수 있다. 또한, 스토리지(1520)는 오퍼레이팅 시스템, 애플리케이션 프로그램 등을 구현하기 위해 다른 컴퓨터 판독가능 명령들을 저장할 수도 있다. 컴퓨터 판독가능 명령들은 예컨대 프로세싱 유닛(1516)에 의한 실행을 위해 메모리(1518) 내에 로딩될 수 있다.
여기서 사용되는 용어 "컴퓨터 판독가능 매체"는 컴퓨터 스토리지 미디어를 포함한다. 컴퓨터 스토리지 미디어는 컴퓨터 판독가능 명령들 또는 다른 데이터 등의 정보의 저장을 위한 모든 방법 또는 기술로 구현되는 휘발성 및 비휘발성, 착탈식 및 비착탈식 미디어를 포함한다. 메모리(1518) 및 스토리지(1520)는 컴퓨터 스토리지 미디어의 예이다. 컴퓨터 스토리지 미디어는, 이에 한정되지 않지만, RAM, ROM, EEPROM, 플래시 메모리 또는 다른 메모리 기술, CD-ROM, DVD 또는 다른 옵티컬 스토리지, 마그네틱 카세트, 마그네틱 테이프, 마그네틱 디스크 스토리지 또는 다른 마그네틱 스토리지 디바이스, 또는 소망하는 정보를 저장하는데 사용될 수 있고, 디바이스(1512)에 의해 액세스 가능한 다른 모든 매체를 포함한다. 이러한 모든 컴퓨터 스토리지 미디어가 디바이스(1512)의 일부가 될 수 있다.
용어 "컴퓨터 판독가능 매체"는 통신 미디어를 포함할 수 있다. 통신 매체는 통상적으로 캐리어 웨이브(carrier wave) 또는 다른 전송 메카니즘 등의 "변조된 데이터 신호"에 있어서의 다른 데이터 또는 컴퓨터 판독가능 명령들을 구현하고, 모든 정보 전달 매체를 포함한다. 용어 "변조된 데이터 신호"는 신호 내의 정보를 인코딩하기 위한 방식에 있어서 설정되거나 변경된 하나 이상의 특성을 갖는 신호를 포함할 수 있다.
디바이스(1512)는 키보드, 마우스, 펜, 보이스 입력 디바이스, 터치 입력 디바이스, 적외선 카메라, 비디오 입력 디바이스, 및/또는 다른 모든 입력 디바이스와 같은 입력 디바이스(1524)를 포함할 수 있다. 하나 이상의 디스플레이, 스피커, 프린터, 및/또는 다른 모든 출력 디바이스와 같은 출력 디바이스(1522)가 디비이스(1512) 내에 포함될 수도 있다. 입력 디바이스(1524)와 출력 디바이스(1522)는 유선 접속, 무선 접속, 또는 이것들의 조합을 통해 디바이스(1512)에 접속될 수 있다. 일부 실시형태에서, 다른 컴퓨팅 디바이스로부터의 입력 디바이스 또는 출력 디바이스는 컴퓨팅 디바이스(1512)를 위한 입력 디바이스(1524) 또는 출력 디바이스(1522)로서 사용될 수 있다. 또한, 디바이스(1512)는 하나 이상의 다른 디바이스와의 통신을 용이하게 하기 위해 통신 접속(1526)을 포함할 수 있다.
여기서, 실시형태의 다양한 동작이 제공된다. 일부 또는 전체 동작이 기술(describe)되는 순서는 이들 동작이 필연적으로 순서 의존적이라는 것을 의미하는 것으로 이해되지 않아야 한다. 대안으로서의 순서는 본 개시(description)의 이익을 갖는 당업자에 의해 인식될 수 있다. 또한, 여기 제공된 각각의 실시형태에서 모든 동작이 필연적이 아니라는 것이 이해될 것이다.
또한, "예시"는 예, 사례, 실례 등을 의미하기 위해 사용되고, 장점으로서 필연적이지 않다. 본 명세서에 사용되는 바와 같이, "또는"은 배타적 논리합이 아닌 포함적 논리합을 의미한다. 또한, 본 명세서에 사용된 부정관사는 일반적으로 단일 형태를 지칭하는 콘텍스트로부터 반대로 또는 명확하게 특정되지 않으면 하나 이상을 의미하는 것으로 이해되어야 한다. A와 B 중 적어도 하나 등은 일반적으로 A이거나 B 또는 A와 B 모두를 의미한다. 또한, "포함하다", "구비하다", "갖는다", "내포하다", 또는 그 변형들이 발명의 상세한 설명이나 청구범위에 사용되고, 이러한 용어들은 용어 "구성되다(comprising)"와 마찬가지 방식으로 포함적인 것을 의도하고 있다.
또한, 본 개시는 하나 이상의 구현에 관하여 도시 및 설명되었지만, 본 명세서와 첨부 도면에 대한 검토 및 이해에 기초하여 다른 당업자에게 동등한 변형 및 수정이 발생할 것이다. 본 개시는 이러한 모든 수정 및 변형을 포함하고, 이하의 청구범위의 범위에 의해 한정되지 않는다.

Claims (10)

  1. 디자인 레이아웃의 수행 방법에 있어서,
    제1 접속 물질 타입으로부터 하나 이상의 링 원 비아(ring one via)를 접속하는 제1 접속링을 디자인 레이아웃 내에 생성하는 단계;
    상기 제1 접속링이 제2 링 원 비아와 상이한 네트 타입(net type)을 갖는 제1 링 원 비아를 상기 제2 링 원 비아에 접속하는 것에 응답하여, 상기 제2 링 원 비아로부터 상기 제1 링 원 비아를 분리하기 위해 상기 제1 접속링에 제1 커트(cut)를 적용하는 단계;
    제2 접속 물질 타입으로부터 하나 이상의 링 투 비아(ring two via)를 접속하는 제2 접속링을 상기 디자인 레이아웃 내에 생성하는 단계;
    상기 제2 접속링이 제2 링 투 비아와 상이한 네트 타입(net type)을 갖는 제1 링 투 비아를 상기 제2 링 투 비아에 접속하는 것에 응답하여, 상기 제2 링 투 비아로부터 상기 제1 링 투 비아를 분리하기 위해 상기 제2 접속링에 제2 커트(cut)를 적용하는 단계;
    를 포함하는,
    디자인 레이아웃 수행 방법.
  2. 제1항에 있어서,
    상기 제2 접속링을 생성하는 단계는, 상기 제1 접속링과 관련된 상기 제1 접속 물질 타입과 상이한 상기 제2 접속 물질 타입으로부터 상기 제2 접속링을 형성하는 단계를 포함하는 것인,
    디자인 레이아웃 수행 방법.
  3. 제1항에 있어서,
    하나 이상의 VSS 비아와 하나 이상의 VDD 비아를 접속하는 파워 접속링(power connectivity ring)을 상기 디자인 레이아웃 내에 생성하는 단계; 및
    상기 하나 이상의 VDD 비아 중 적어도 일부로부터 상기 하나 이상의 VSS 비아의 적어도 일부를 분리하기 위해 상기 파워 접속링에 하나 이상의 파워 접속해제 커트를 적용하는 단계;
    를 포함하는,
    디자인 레이아웃 수행 방법.
  4. 제1항에 있어서,
    상기 제1 접속 물질 타입으로부터 하나 이상의 링 쓰리 비아(ring three via)를 접속하는 제3 접속링을 상기 디자인 레이아웃 내에 생성하는 단계; 및
    상기 제3 접속링이 제2 링 쓰리 비아의 네트 타입과 상이한 네트 타입을 갖는 제1 링 쓰리 비아를 상기 제2 링 쓰리 비아에 접속하는 것에 응답하여, 상기 제2 링 쓰리 비아로부터 상기 제1 링 쓰리 비아를 분리하기 위해 상기 제3 접속링에 제3 커트를 적용하는 단계;
    를 포함하는,
    디자인 레이아웃 수행 방법.
  5. 제1항에 있어서,
    상기 제1 접속링 주위에 균일한 폭을 갖는 제1 스페이서(spacer)를 생성하는 단계;
    병합 커트(merged cut)를 생성하기 위해 상기 제1 커트와 상기 제2 커트를 병합하는 단계; 및
    제1 접속 서브링(connectivity sub-ring)과 제2 접속 서브링을 형성하기 위해 상기 제1 접속링의 제1 부분과 상기 접속링의 제2 부분 사이에 링 커넥터(ring connector)를 생성하는 단계;
    를 포함하는,
    디자인 레이아웃 수행 방법.
  6. 제1항에 있어서,
    제1 접속 서브링과 제2 접속 서브링을 형성하기 위해 상기 제1 접속링의 제1 부분과 상기 접속링의 제2 부분 사이에 링 커넥터를 생성하는 단계를 포함하는,
    디자인 레이아웃 수행 방법.
  7. 제1항에 있어서,
    상기 제1 접속링을 생성하는 단계는,
    제1 멘드렐 타입(mandrel type)으로부터 상기 제1 접속링의 제1 부분을 형성하는 단계; 및
    상기 제1 멘드렐 타입과 상이한 제2 멘드렐 타입으로부터 상기 제1 접속링의 제2 부분을 형성하는 단계;
    를 포함하는 것인,
    디자인 레이아웃 수행 방법.
  8. 제1항에 있어서,
    상기 디자인 레이아웃 내의 각각의 비아가 적어도 하나의 접속링에 의해 접속될 때까지 하나 이상의 추가 접속링을 생성하는 단계; 및
    상기 제1 비아에 인접하는 제2 비아의 네트 타입과 상이한 네트 타입을 갖는 제1 비아에 대한 식별에 응답하여, 상기 제2 비아로부터 상기 제1 비아를 분리하기 위해 적어도 하나의 대응하는 접속링에 커트를 적용하는 단계;
    를 포함하는,
    디자인 레이아웃 수행 방법.
  9. 디자인 레이아웃 수행 시스템에 있어서,
    하나 이상의 링 원 비아를 접속하고, 멘드렐을 포함하는 제1 접속링을 디자인 레이아웃 내에 생성하는 단계;
    하나 이상의 링 투 비아를 접속하고, 패시브 패턴(passive pattern)을 포함하며, 상기 제1 접속링에 의해 적어도 부분적으로 둘러싸이는 제2 접속링을 상기 디자인 레이아웃 내에 생성하는 단계; 및
    상이한 네트 타입을 갖는 비아들을 분리하기 위해 상기 디자인 레이아웃 내에 하나 이상의 커트를 생성하는 단계;
    를 수행하도록 구성된, 디자인 레이아웃 콤포넌트(component)를 포함하는,
    디자인 레이아웃 수행 시스템.
  10. 셀프 얼라인드 패터닝 순응 레이아웃(self aligned patterning compliant layout)에 있어서,
    전기 콤포넌트와 관련된 디자인 레이아웃의 하나 이상의 비아;
    각각의 비아를 접속하는 하나 이상의 접속링;
    제1 비아 타입을 갖는 제1 비아와 제2 비아 타입을 갖는 제2 비아 - 상기 제1 비아는 제1 접속링에 적용되는 제1 커트에 기초하여 제2 비아로부터 분리됨 - 를 포함하는 제1 접속링; 및
    크로스 써클 커넥터(cross-circle connector)와 링 커넥터(ring connector) 중 적어도 하나;
    를 포함하고,
    상기 크로스 써클 커넥터는, 제1 접속 물질로 형성되는 제2 접속링과 제3 접속링에 기초하여 상기 제2 접속링을 상기 제3 접속링에 접속하도록 구성되는 것이고,
    상기 링 커넥터는, 제1 접속 서브링과 제2 접속 서브링을 형성하기 위해, 상기 제2 접속링과 상기 제3 접속링 사이에 있는 것인,
    셀프 얼라인드 패터닝 순응 레이아웃.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245076B2 (en) * 2013-06-03 2016-01-26 International Business Machines Corporation Orthogonal circuit element routing
US9099400B2 (en) * 2013-09-30 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device manufacturing methods
US9984191B2 (en) 2014-08-29 2018-05-29 Taiwan Semiconductor Manufacturing Company Cell layout and structure
US9431381B2 (en) 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of processing cutting layout and example switching circuit
KR102399465B1 (ko) 2015-10-23 2022-05-18 삼성전자주식회사 로직 반도체 소자
US10056290B2 (en) 2016-06-30 2018-08-21 International Business Machines Corporation Self-aligned pattern formation for a semiconductor device
US10445455B2 (en) 2016-12-16 2019-10-15 Samsung Electronics Co., Ltd. Integrated circuit for multiple patterning lithography, a computing system and a computer-implemented method for designing an integrated circuit
KR102379450B1 (ko) 2017-06-01 2022-03-30 삼성전자주식회사 반도체 소자
US10332870B2 (en) 2017-06-01 2019-06-25 Samsung Electronics Co, Ltd. Semiconductor device including a field effect transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190182B1 (ko) 1993-11-05 1999-06-01 니시무로 타이죠 반도체 레이아웃 방식
KR20090012136A (ko) * 2007-07-25 2009-02-02 가부시끼가이샤 르네사스 테크놀로지 반도체 장치
KR101281440B1 (ko) 2005-05-13 2013-07-02 모사이드 테크놀로지스 인코퍼레이티드 로직 셀들의 셀 접합부에 의해 형성된 신호 버스를 구비한집적 회로
JP5230251B2 (ja) 2008-04-25 2013-07-10 パナソニック株式会社 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4731643A (en) * 1985-10-21 1988-03-15 International Business Machines Corporation Logic-circuit layout for large-scale integrated circuits
US5200580A (en) * 1991-08-26 1993-04-06 E-Systems, Inc. Configurable multi-chip module interconnect
US6835898B2 (en) * 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US6239485B1 (en) * 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6373717B1 (en) * 1999-07-02 2002-04-16 International Business Machines Corporation Electronic package with high density interconnect layer
TW437024B (en) * 2000-01-20 2001-05-28 Advanced Semiconductor Eng Ball grid array semiconductor package and its substrate
TW511414B (en) * 2001-04-19 2002-11-21 Via Tech Inc Data processing system and method, and control chip, and printed circuit board thereof
US6657130B2 (en) * 2001-09-20 2003-12-02 International Business Machines Corporation Electrical and physical design integration method and apparatus for providing interconnections on first level ceramic chip carrier packages
US7417328B2 (en) * 2001-10-23 2008-08-26 Via Technologies, Inc. External power ring with multiple tapings to reduce IR drop in integrated circuit
US7117469B1 (en) * 2001-11-28 2006-10-03 Magma Design Automation, Inc. Method of optimizing placement and routing of edge logic in padring layout design
US7196415B2 (en) * 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
US6829754B1 (en) * 2002-06-04 2004-12-07 Lsi Logic Corporation Method and system for checking for power errors in ASIC designs
US6916995B2 (en) * 2003-02-25 2005-07-12 Broadcom Corporation Optimization of routing layers and board space requirements for ball grid array package implementations including single and multi-layer routing
US6894326B2 (en) * 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
US7124390B2 (en) * 2003-07-25 2006-10-17 Mentor Graphics Corporation Generating a split power plane of a multi-layer printed circuit board
US7146596B2 (en) * 2003-08-29 2006-12-05 International Business Machines Corporation Integrated circuit chip having a ringed wiring layer interposed between a contact layer and a wiring grid
US7102380B2 (en) * 2004-07-07 2006-09-05 Kao Richard F C High speed integrated circuit
US7979983B2 (en) * 2007-04-04 2011-07-19 Cisco Technology, Inc. Connection an integrated circuit on a surface layer of a printed circuit board
US7489519B1 (en) * 2008-04-15 2009-02-10 International Business Machines Corporation Power and ground ring snake pattern to prevent delamination between the gold plated ring and mold resin for wirebond PBGA
US8084310B2 (en) * 2008-10-23 2011-12-27 Applied Materials, Inc. Self-aligned multi-patterning for advanced critical dimension contacts
US7812674B2 (en) * 2008-11-25 2010-10-12 Xilinx, Inc. Common centroid electrostatic discharge protection for integrated circuit devices
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
KR101564070B1 (ko) * 2009-05-01 2015-10-29 삼성전자주식회사 인쇄 회로 기판 및 이를 이용한 반도체 패키지
US8782586B2 (en) * 2009-07-16 2014-07-15 Cadence Design Systems, Inc. Method, system, and program product for routing an integrated circuit to be manufactured by doubled patterning
US8321394B2 (en) 2009-11-10 2012-11-27 Rovi Technologies Corporation Matching a fingerprint
US8495547B2 (en) * 2009-11-11 2013-07-23 International Business Machines Corporation Providing secondary power pins in integrated circuit design
US8549447B2 (en) * 2010-04-24 2013-10-01 Robert Eisenstadt Integrated circuits with multiple I/O regions
US8312394B2 (en) * 2010-11-29 2012-11-13 Synopsys, Inc. Method and apparatus for determining mask layouts for a spacer-is-dielectric self-aligned double-patterning process
US8631381B2 (en) * 2011-02-24 2014-01-14 Cadence Design Systems, Inc. Method and system for power delivery network analysis
US8881066B2 (en) * 2011-12-29 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mandrel modification for achieving single fin fin-like field effect transistor (FinFET) device
US9478505B2 (en) * 2012-04-12 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Guard ring design structure for semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190182B1 (ko) 1993-11-05 1999-06-01 니시무로 타이죠 반도체 레이아웃 방식
KR101281440B1 (ko) 2005-05-13 2013-07-02 모사이드 테크놀로지스 인코퍼레이티드 로직 셀들의 셀 접합부에 의해 형성된 신호 버스를 구비한집적 회로
KR20090012136A (ko) * 2007-07-25 2009-02-02 가부시끼가이샤 르네사스 테크놀로지 반도체 장치
JP5230251B2 (ja) 2008-04-25 2013-07-10 パナソニック株式会社 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造

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Publication number Publication date
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