TWI662429B - 半導體佈局中單元配置的方法及其系統 - Google Patents

半導體佈局中單元配置的方法及其系統 Download PDF

Info

Publication number
TWI662429B
TWI662429B TW104139956A TW104139956A TWI662429B TW I662429 B TWI662429 B TW I662429B TW 104139956 A TW104139956 A TW 104139956A TW 104139956 A TW104139956 A TW 104139956A TW I662429 B TWI662429 B TW I662429B
Authority
TW
Taiwan
Prior art keywords
unit
configuration
source
boundary
routing
Prior art date
Application number
TW104139956A
Other languages
English (en)
Other versions
TW201638812A (zh
Inventor
郭明璋
魯立忠
林正中
田麗鈞
董祥厚
郭大鵬
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201638812A publication Critical patent/TW201638812A/zh
Application granted granted Critical
Publication of TWI662429B publication Critical patent/TWI662429B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

根據一實施例，本發明提供一種用於在半導體佈局中之單元配置之方法。此方法包括：提供具有兩側之第一單元，每一側配置為源極側與汲極側中之至少一者；基於第一單元之兩側配置而提供配置及路由邊界(place-and-route boundary；prBoundary)；提供具有兩側之第二單元，每一側配置為源極側與汲極側中之至少一者；基於第二單元之兩側配置而提供第二單元之路由邊界；及基於第一單元之路由邊界及第二單元之路由邊界而配置第一單元與第二單元。

Description

半導體佈局中單元配置的方法及其系統
本發明是關於一種方法及系統，特別是關於一種半導體佈局中單元配置的方法及其系統。
在ASIC流程中，單元庫包括具有不同邏輯功能之標準單元。標準單元經配置在特定位置以符合定時及面積要求。每一標準單元之單元邊界經定義以避免在單元鄰接時違反設計規則。單元面積是根據單元邊界計算得出的。因此，標準單元佈局中之單元邊界繪製影響晶片面積。
根據一實施例，提供用於在半導體佈局中之單元配置之方法。此方法包括：提供具有兩側之第一單元，每一側配置為源極側與汲極側中之至少一者；基於第一單元之兩側配置而提供配置及路由邊界(place-and-route boundary；prBoundary)；提供具有兩側之第二單元，每一側配置為源極側與汲極側中之至少一者；基於第二單元之 兩側配置而提供第二單元之路由邊界；及基於第一單元之路由邊界及第二單元之路由邊界而配置第一單元與第二單元。
根據一實施例，提供非暫態電腦可讀取儲存媒體，此媒體包括電腦可執行指令。在執行此等指令時，提供用於在半導體佈局中之單元配置之方法。此方法包括：提供具有兩側之第一單元，每一側配置為源極側與汲極側中之至少一者；基於第一單元之兩側配置而提供配置及路由邊界(place-and-route boundary；prBoundary)；提供具有兩側之第二單元，每一側配置為源極側與汲極側中之至少一者；基於第二單元之兩側配置而提供第二單元之路由邊界；及基於第一單元之路由邊界及第二單元之路由邊界而配置第一單元與第二單元。
根據一實施例，提供用於在半導體佈局中之單元配置之系統。此系統包括：單元提供器，經配置以提供具有兩側之第一單元，每一側配置為源極側與汲極側中之至少一者，及提供具有兩側之第二單元，每一側配置為源極側與汲極側中之至少一者；邊界發生器，經配置以基於第一單元之兩側配置而提供第一單元之配置及路由邊界(place-and-route boundary；prBoundary)，及基於第二單元之兩側配置而提供第二單元之路由邊界；及配置引擎，經配置以基於第一單元之路由邊界及第二單元之路由邊界而配置第一單元及第二單元。
100‧‧‧半導體佈局
110‧‧‧源極-源極類型標準單元
112‧‧‧有效面積
113‧‧‧有效面積
114‧‧‧多閘極
116‧‧‧路由邊界
122‧‧‧源極側
123‧‧‧金屬層
125‧‧‧金屬層
127‧‧‧源極側
130‧‧‧汲極-源極類型標準單元
132‧‧‧有效面積
133‧‧‧有效面積
134‧‧‧多閘極
136‧‧‧路由邊界
141‧‧‧通孔
142‧‧‧汲極側
143‧‧‧金屬層
144‧‧‧通孔
145‧‧‧金屬層
146‧‧‧通孔
147‧‧‧源極側
148‧‧‧通孔
149‧‧‧金屬層
150‧‧‧標準單元
153‧‧‧有效面積
154‧‧‧多閘極
156‧‧‧路由邊界
161‧‧‧通孔
162‧‧‧汲極側
163‧‧‧金屬層
164‧‧‧通孔
166‧‧‧汲極側
167‧‧‧金屬層
168‧‧‧通孔
169‧‧‧通孔
180‧‧‧間距
182‧‧‧單位距離
184‧‧‧間距
186‧‧‧單位距離
188‧‧‧單位距離
192‧‧‧電源
194‧‧‧地
300‧‧‧半導體佈局
310‧‧‧源極-源極類型標準單元
312‧‧‧有效面積
313‧‧‧有效面積
314‧‧‧多閘極
316‧‧‧路由邊界
330‧‧‧汲極-源極類型標準單元
332‧‧‧有效面積
333‧‧‧有效面積
334‧‧‧多閘極
336‧‧‧路由邊界
350‧‧‧汲極-汲極類型標準單元
352‧‧‧有效面積
353‧‧‧有效面積
354‧‧‧多閘極
356‧‧‧路由邊界
371‧‧‧虛擬多閘極
372‧‧‧虛擬多閘極
373‧‧‧虛擬多閘極
374‧‧‧虛擬多閘極
375‧‧‧虛擬多閘極
376‧‧‧虛擬多閘極
395‧‧‧計算機輔助設計層
396‧‧‧計算機輔助設計層
397‧‧‧計算機輔助設計層
410‧‧‧源極-源極類型標準單元
411‧‧‧路由邊界
412‧‧‧邊緣
414‧‧‧邊緣
422‧‧‧多閘極
423‧‧‧多閘極
424‧‧‧多閘極
425‧‧‧多閘極
426‧‧‧有效面積
427‧‧‧有效面積
428‧‧‧有效面積
429‧‧‧有效面積
430‧‧‧汲極-源極類型標準單元
431‧‧‧路由邊界
432‧‧‧邊緣
434‧‧‧邊緣
442‧‧‧多閘極
443‧‧‧多閘極
444‧‧‧多閘極
445‧‧‧多閘極
446‧‧‧有效面積
447‧‧‧有效面積
448‧‧‧有效面積
449‧‧‧有效面積
700‧‧‧方法
702‧‧‧操作步驟
704‧‧‧操作步驟
706‧‧‧操作步驟
708‧‧‧操作步驟
710‧‧‧操作步驟
800‧‧‧實施方式/實施例
802‧‧‧方法
804‧‧‧處理器可執行電腦指令
806‧‧‧電腦可讀取資料
808‧‧‧電腦可讀取媒體
900‧‧‧系統
912‧‧‧計算裝置
914‧‧‧虛線
916‧‧‧處理單元
918‧‧‧記憶體
920‧‧‧儲存器
922‧‧‧輸出裝置
924‧‧‧輸入裝置
926‧‧‧通信連接
1000‧‧‧系統
1002‧‧‧單元提供器
1004‧‧‧邊界發生器
1006‧‧‧配置引擎
本揭示案之態樣最佳在閱讀附圖時根據下文之詳細說明來進行理解。應注意，依據工業中之標準實踐，多個特徵並未按比例繪製。實際上，多個特徵之維度可任意增大或縮小，以便使論述明晰。
第1圖是依據一些實施例之示例性半導體佈局的方塊圖。
第2圖是依據一些實施例之示例性半導體佈局的方塊圖。
第3圖是依據一些實施例之示例性半導體佈局的方塊圖。
第4圖是依據一些實施例之示例性半導體佈局的方塊圖。
第5圖是依據一些實施例之示例性半導體佈局的方塊圖。
第6圖是依據一些實施例之示例性半導體佈局的方塊圖。
第7圖是依據一些實施例之半導體佈局中的單元配置之方法的流程圖。
第8圖是依據一些實施例之示例性電腦可讀取媒體或電腦可讀取裝置的方塊圖，此電腦可讀取媒體或電腦可讀取裝置包括處理器可執行指令。
第9圖是依據一些實施例之示例性計算環境的方塊圖。
第10圖是依據一些實施例之半導體佈局中的單元配置之系統的方塊圖。
以下揭示內容提供眾多不同的實施例或實例以用於實施本案提供之標的之不同特徵。下文中描述元件及佈置之特定實例以簡化本揭示案。此等元件及佈置當然僅為實例，及不意欲進行限制。例如，在下文之描述中，第一特徵在第二特徵上方或之上的成形可包括其中第一特徵與第二特徵以直接接觸方式形成的實施例，及亦可包括其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無法直接接觸之實施例。此外，本揭示案在多個實例中可重複元件符號及/或字母。此重複用於實現簡化與明晰之目的，及其自身並不規定所論述之多個實施例及/或配置之間的關係。
此外，為了便於描述，本案中可使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等之空間相對術語，以描述一個元件或特徵與另一元件或特徵之關係，如圖式中所圖示。空間相對術語意欲包含除圖式中繪示之定向以外在使用或操作中之裝置的不同定向。或者，設備可經定向(旋轉90度或其他定向)，及本案中使用之空間相對描述詞同樣可相應地進行解釋。
本發明係關於標準單元中之配置及路由邊界(place-and-route boundary；prBoundary)。一般而言，單元庫中之全部標準單元具有相同單元高度。單元高度越 大，P溝道金屬氧化物半導體及N溝道金屬氧化物半導體的有效面積更大，使得晶片速度效能更佳，但佔用面積越大。單元寬度與標準單元中使用之電晶體數目相關。具有複雜功能的單元具有更多電晶體及採用更大數目之多間距用以實施。除晶片效能之外，單元邊界定義亦影響晶片面積。
諸如AND單元、OR單元、NAND單元、NOR單元、正反器單元、XOR單元，及INV單元之單元庫經佈置於半導體佈局環境中，使得各個單元根據配置及路由邊界而鄰接。此等單元一般抵對另一單元之路由邊界而鄰接。例，如若第一單元位於左側及第二單元位於右側，則路由邊界配置要求在單元配置期間，第一單元之路由邊界抵對第二單元之路由邊界而鄰接。
基於兩側之配置，本揭示案包括三種類型之標準單元佈局，例如源極-源極類型、汲極-源極類型，及汲極-汲極類型。源極-源極類型係指單元的兩側全部為源極側。汲極-源極類型係指單元之一側具有汲極側及另一側具有源極側。汲極-汲極類型係指單元的兩側全部為汲極側。源極側意謂此側之有效面積連接至功率域。例如，源極側之P溝道金屬氧化物半導體連接至電源(VDD)，及源極側之N溝道金屬氧化物半導體接地(VSS)。單元之間的源極側可能共享或重疊。然而，單元之間的汲極側則不能共享及將不會連接至其他單元之源極側。
在一些實施例中，為阻止一單元之源極側短路連接至另一單元之汲極側，路由邊界經定義於單元兩側的多 閘極中間。藉由此舉，在單元鄰接時，源極與汲極由多閘極分隔。在一些實施例中，源極側之路由邊界經定義在連接至功率域之有效面積(OD)處，而非在多閘極中間。汲極側之路由邊界經定義在與汲極側相距一多間距之處，以阻止在單元鄰接時汲極短路至功率域。
第1圖是依據一些實施例之示例性半導體佈局的方塊圖。如第1圖所示，提供半導體佈局100。此佈局100包括源極-源極類型標準單元110、汲極-源極類型標準單元130，及汲極-汲極類型標準單元150。每一標準單元110、130、150具有各自的有效面積(OD)112-113、132-133、152-153、各自的多閘極114、134、154，及各自的路由邊界116、136、156。
源極-源極類型標準單元110之側122經定義為源極側，因為此側122之有效面積112藉由使用金屬層123及通孔124連接至電源192，及此側122之有效面積113藉由使用金屬層125及通孔121接地194。在類似配置中，源極-源極類型標準單元110之側127經定義為源極側。基於源極側122、127之配置，決定路由邊界116。在源極-源極類型標準單元110之源極側122處，路由邊界116與有效面積112、113及通孔124、121重疊。在源極-源極類型標準單元110之另一源極側127處，路由邊界116與有效面積112、113及通孔126、128重疊。
汲極-源極類型標準單元130之側142經定義為汲極側，因為側142之有效面積132藉由使用金屬層143及 通孔144、141而連接至側142之有效面積133。汲極-源極類型標準單元130之側147定義為源極側，因為此側147之有效面積132藉由使用金屬層145及通孔146連接至電源192，及此側147之有效面積133藉由使用金屬層149及通孔148接地194。基於汲極側142及源極側147之配置，決定路由邊界136。在汲極-源極類型標準單元130之源極側147處，路由邊界136與有效面積132、133及通孔146、148重疊。在汲極-源極類型標準單元130之汲極側142處，路由邊界136與有效面積132、133分隔。此外，路由邊界136與有效面積132分隔相對於多閘極134之間距180之單位距離182。
汲極-汲極類型標準單元150之側162經定義為汲極側，因為側162之有效面積152藉由使用金屬層163及通孔164、161而連接至側162之有效面積153。汲極-汲極類型標準單元150之側166經定義為汲極側，因為側166之有效面積152藉由使用金屬層167及通孔168、169而連接至側166之有效面積153。基於汲極側162、166之配置，決定路由邊界156。在汲極-汲極類型標準單元150之汲極側162處，路由邊界156與有效面積152、153分隔。此外，路由邊界156與有效面積152分隔相對於多閘極154之間距184之單位距離186。另一方面，在汲極-汲極類型標準單元150之汲極側166處，路由邊界156與有效面積152、153分隔。此外，路由邊界156與有效面積152分隔相對於多閘極154之間距184之單位距離188。
第2圖是依據一些實施例之示例性半導體佈局的方塊圖。如第圖所示，標準單元110、130係藉由對準路由邊界116、136而配置。在此實施例中，對準標準單元110之源極側122與標準單元130之源極側147，標準單元110之有效面積112與標準單元130之有效面積132重疊，及標準單元110之有效面積113與標準單元130之有效面積133重疊。此外，金屬層123、145重疊，及金屬層125、149重疊。因此，由於本揭示案中之路由邊界配置，標準單元110、130合併，使得此兩個單元之間浪費的間距最小，由此減少晶片面積。
第3圖是依據一些實施例之示例性半導體佈局的方塊圖。如第3圖所示，提供半導體佈局300。此佈局300包括源極-源極類型標準單元310、汲極-源極類型標準單元130，及汲極-汲極類型標準單元350。每一標準單元310、330、350具有各自的有效面積(OD)312-313、332-333、352-353、各自的多閘極314、334、354，及各自的路由邊界316、336、356。
與第1圖相反，第3圖中之有效面積連接至虛擬多閘極，在第1圖中，有效面積不連接至虛擬多閘極。例如，在源極-源極類型標準單元310中，標準單元310之有效面積312連接至虛擬多閘極371-372；在汲極-源極類型標準單元330中，標準單元330之有效面積332連接至虛擬多閘極373-374；及在汲極-汲極類型標準單元350中，標準單元350之有效面積352連接至虛擬多閘極375-376。此外，有 效面積與虛擬閘極之間的連接可產生預期外之電短路。計算機輔助設計層395-397可用作標記物以移除一部分虛擬閘極，從而阻止預期外之短路。
第4圖是依據一些實施例之示例性半導體佈局的方塊圖。如第4圖所示，提供半導體佈局400。類似於第3圖中之佈局300，佈局400包括簡化源極-源極類型標準單元410及簡化汲極-源極類型標準單元430。為集中論述標準單元410、430之間的配置，本案省略金屬層及通孔。每一標準單元410、430具有各自的有效面積(OD)426-429、446-449、各自的多閘極422-425、442-445，及各自的路由邊界411、431。每一路由邊界411、431具有各自的邊緣412、414及432、434。
第5圖是依據一些實施例之示例性半導體佈局的方塊圖。亦請參看第4圖及第5圖。藉由對準標準單元410之右路由邊界邊緣414與標準單元430之左路由邊界邊緣432，標準單元410與標準單元430合併。因此，標準單元410之多閘極424與標準單元430之多閘極442重疊。標準單元410之多閘極425與標準單元430之多閘極443重疊。標準單元410之有效面積428與標準單元430之有效面積446重疊。標準單元410之有效面積429與標準單元430之有效面積447重疊。因此，由於本揭示案中之路由邊界配置，標準單元410、430合併，使得此兩個單元之間浪費的間距最小，由此減少晶片面積。
第6圖是依據一些實施例之示例性半導體佈局 的方塊圖。請參看第4圖及第6圖。藉由對準標準單元430之右路由邊界邊緣434與標準單元410之左路由邊界邊緣412，標準單元410與標準單元430合併。例如，標準單元410之多閘極422與標準單元430之多閘極445重疊。
第7圖是依據一些實施例之半導體佈局中的單元配置之方法的流程圖。提供用於在半導體佈局中之單元配置之方法700。首先，方法700包括提供具有兩側之第一單元(操作步驟702)。每一側經配置為源極側與汲極側中之至少一者。然後，進行操作704，此操作基於第一單元之兩側配置而提供第一單元之配置及路由邊界(place-and-route boundary；路由邊界)。此外，方法700包括提供具有兩側之第二單元(操作步驟706)。每一側經配置為源極側與汲極側中之至少一者。接著，方法700進行至操作步驟708，此操作基於第二單元之兩側配置而提供第二單元之路由邊界。此外，方法700包括基於第一單元之路由邊界與第二單元之路由邊界配置第一單元與第二單元(操作步驟710)。
又一實施例涉及一電腦可讀取媒體，此電腦可讀取媒體包括經配置以實施本案介紹之技術中之一或更多者的處理器可執行指令。以此等方式設計之電腦可讀取媒體或電腦可讀取裝置之一示例性實施例在第8圖中圖示，其中實施方式800包括電腦可讀取媒體808，如CD-R、DVD-R、快閃驅動器、磁碟盤或硬碟驅動器等等，電腦可讀取資料806編碼在此媒體808上。此電腦可讀取資料806依序包括 電腦指令集804，此指令集經配置以根據本案中闡述原理中之一或更多者而操作。在一實施例800中，處理器可執行電腦指令804經配置以執行方法802，諸如第7圖中的示例性方法700中之至少一些方法。在另一實施例800中，處理器可執行電腦指令804經配置以實施系統，如下文第10圖中的示例性系統1000中之至少一些者。眾多此種電腦可讀取媒體由彼等熟習此項技術者所設計，此等媒體經配置以依據本案介紹之技術而操作。
如本申請案中所使用，術語「元件」、「模組」、「系統」、「介面」及類似物一般意在指示電腦相關實體、任一硬體、硬體與軟體之組合、軟體，或正在執行中之軟體。例如，元件可為但並非限定於在處理器上運行之過程、處理器、對象、可執行文檔、執行線程、程式，或電腦。藉由圖例說明，在控制器上執行之應用程式及此控制器皆可為元件。位於製程或執行線程內之一或更多個元件可定位於一個電腦上，或在兩個或兩個以上電腦之間分佈。
第9圖及其後之論述提供一摘要，此摘要是對用以實施本案中闡述的規定中的一或更多者之實施例之適合計算環境之概述。第9圖之操作環境僅為適合之操作環境的一個實例，及不意欲暗示針對操作環境之用途或功能性範疇的任何限制。示例性計算裝置包括但並非限定於個人電腦、伺服器電腦、手持式或膝上型裝置、諸如行動電話、個人數位助理(Personal Digital Assistant；PDA)、媒體播放機及類似物之行動裝置、多處理器系統、消費型電子裝置、小 型電腦、大型電腦、包括任何上述系統或裝置之分佈式計算環境，等等。
雖然並非必需，但實施例是在「電腦可讀取指令」之一般上下文中描述的，此等指令由一或更多個計算裝置而執行。電腦可讀取指令經由電腦可讀取媒體而分佈，如下文將論述。電腦可讀取指令作為執行特定任務或實施特定抽象資料類型之程式模組而實施，如功能、對象、應用程式化介面(Application Programming Interface；API)、資料結構，等等。通常，電腦可讀取指令的功能性在多種環境中按需要經組合或分佈。
第9圖圖示系統900之實例，此系統900包括計算裝置912，此裝置經配置以實施本案中提供之一或更多個實施例。在一個配置中，計算裝置912包括至少一個處理單元916及記憶體918。依據計算裝置之確切配置及類型，記憶體918可為諸如RAM之揮發性記憶體；諸如ROM、快閃記憶體之非揮發性記憶體，或此兩者之某種組合。此配置在第9圖中由虛線914圖示。
在其他實施例中，裝置912包括額外的特徵或功能。例如，裝置912亦包括額外之儲存器，如可移除儲存器或不可移除儲存器，此等儲存器包括但不限於磁性儲存器、光儲存器，等等。此等額外儲存器在第9圖中由儲存器920圖示。在一實施例中，本案中提供的用以實施一或更多個實施例之電腦可讀取指令位於儲存器920中。儲存器920亦儲存其他電腦可讀取指令以實施作業系統、應用程式，等 等。將電腦可讀取指令載入記憶體918，例如以便由處理單元916執行。
如本文所使用之術語「電腦可讀取媒體(computer readable media)」包括電腦儲存媒體。電腦儲存媒體可包括揮發性及非揮發性、可移除及不可移除媒體，此等媒體以任何方法或技術來實施以進行資訊儲存，此資訊如電腦可讀取指令或其他資料。記憶體918及儲存器920是電腦儲存媒體之實例。電腦儲存媒體包括但不限定於RAM、ROM、電子可抹除可程式化唯讀記憶體存儲器(electrically erasable programmable read-only memory；EEPROM)、快閃記憶體或其他記憶體技術、CD-ROM、數位化通用光碟(digital versatile disk；DVD)或其他光儲存器、磁帶盒、磁帶、磁碟儲存器或其他磁性儲存裝置，或可用以儲存所需資訊及可由裝置912存取之任何其他媒體。任何此種電腦儲存媒體皆屬於裝置912之一部分。
術語「電腦可讀取媒體(computer readable media)」包括通信媒體。通信媒體通常將電腦可讀取指令或其他資料以「調變資料信號」實施，此調變資料信號如載波或其他傳輸機制，及通信媒體包括任何資訊傳送媒體。術語「調變資料信號」包括具備一或更多個特徵之信號，此等特徵以一方式經設定或變更以將資訊編碼在信號中。
裝置912包括輸入裝置924，如鍵盤、滑鼠、筆、語音輸入裝置、觸控輸入裝置、紅外攝影機、視訊輸入裝置， 或任何其他輸入裝置。輸出裝置922亦包括在裝置912中，此輸出裝置諸如一或更多個顯示器、揚聲器、列印機，或任何其他輸出裝置。輸入裝置924及輸出裝置922經由有線連接、無線連接，或上述各者之任何組合而連接至裝置912。在一實施例中，來自另一計算裝置之輸入裝置或輸出裝置被用作用於計算裝置912之輸入裝置924或輸出裝置922。裝置912亦包括通信連接926以促進與一或更多個其他裝置之通信。
第10圖是依據一些實施例之半導體佈局中的單元配置之系統的流程圖。此圖提供用於在半導體佈局中之單元配置之系統1000。此系統1000包括：單元提供器1002，經配置以提供具有兩側之第一單元，每一側配置為源極側與汲極側中之至少一者，及提供具有兩側之第二單元，每一側配置為源極側與汲極側中之至少一者；邊界發生器1004，經配置以基於第一單元之兩側配置而提供第一單元之配置及路由邊界(place-and-route boundary；prBoundary)，及基於第二單元之兩側配置而提供第二單元之路由邊界；及配置引擎1006，經配置以基於第一單元之路由邊界及第二單元之路由邊界而配置第一單元及第二單元。
根據一實施例，提供用於在半導體佈局中之單元配置之方法。此方法包括：提供具有兩側之第一單元，每一側配置為源極側與汲極側中之至少一者；基於第一單元之兩側配置而提供配置及路由邊界(place-and-route boundary；prBoundary)；提供具有兩側之第二單元，每一側配置為源極側與汲極側中之至少一者；基於第二單元之兩側配置而提供第二單元之路由邊界；及基於第一單元之路由邊界及第二單元之路由邊界而配置第一單元與第二單元。
根據一實施例，提供非暫態電腦可讀取儲存媒體，此媒體包括電腦可執行指令。在執行此等指令時，提供用於在半導體佈局中之單元配置之方法。此方法包括：提供具有兩側之第一單元，每一側配置為源極側與汲極側中之至少一者；基於第一單元之兩側配置而提供配置及路由邊界(place-and-route boundary；prBoundary)；提供具有兩側之第二單元，每一側配置為源極側與汲極側中之至少一者；基於第二單元之兩側配置而提供第二單元之路由邊界；及基於第一單元之路由邊界及第二單元之路由邊界而配置第一單元與第二單元。
根據一實施例，提供用於在半導體佈局中之單元配置之系統。此系統包括：單元提供器，經配置以提供具有兩側之第一單元，每一側配置為源極側與汲極側中之至少一者，及提供具有兩側之第二單元，每一側配置為源極側與汲極側中之至少一者；邊界發生器，經配置以基於第一單元之兩側配置而提供第一單元之配置及路由邊界(place-and-route boundary；prBoundary)，及基於第二單元之兩側配置而提供第二單元之路由邊界；及配置引擎，經配置以基於第一單元之路由邊界及第二單元之路由邊界而配置第一單元及第二單元。
前述內容概括數個實施例之特徵，以便彼等熟習此項技術者可更佳地理解本揭示案之態樣。彼等熟習此項技術者應瞭解，本揭示案可易於用作設計或修正其他製程及結構之基礎，以實現與本案介紹之實施例相同的目的及/或達成與其相同的優勢。彼等熟習此項技術者亦應瞭解，此種同等構造不脫離本揭示案之精神及範疇，及可在不脫離本揭示案精神及範疇之情況下在本案中進行多種變更、取代及更動。

Claims (10)

  1. 一種用於在一半導體佈局中進行單元配置之方法，該方法包括以下步驟：提供一第一單元以及一第二單元，其中該第一單元與該第二單元中每一者具有兩側；基於一第一配置而提供該第一單元之一配置及路由邊界(place-and-route boundary；prBoundary)，其中該第一配置用於定義一電源或該第二單元是否耦接至該第一單元之該兩側；基於一第二配置而提供該第二單元之一配置及路由邊界，其中該第二配置用於定義該電源或該第一單元是否耦接至該第二單元之該兩側；及基於該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界來配置該第一單元與該第二單元。
  2. 如請求項1所述之方法，其中當該第一單元與該第二單元中之任一者的該兩側中的一側被配置以耦接至該電源，該側被配置為一源極側，且該方法進一步包括以下步驟：將該源極側之一P溝道金屬氧化物半導體之有效面積連接至該電源，將該源極側之一N溝道金屬氧化物半導體之有效面積接地。
  3. 如請求項1所述之方法，其中基於該第一配置而提供該第一單元之該配置及路由邊界之步驟進一步包括：當一第一側是一源極側時，使該第一側之該配置及路由邊界與該第一側之該有效面積重疊；以及當該第一側是一汲極側時，使該第一側之該配置及路由邊界與該第一側之該有效面積分隔，其中當該第一側是該汲極側時，使該第一側之該配置及路由邊界與該第一側之該有效面積分隔之步驟進一步包括：將該第一側之該配置及路由邊界與該第一側之該有效面積分隔，相距達相對於一多閘極間距之一單位距離，其中當該第一側基於該第一配置被配置以耦接至該電源時，該第一側為該源極側，且當該第一側基於該第一配置被配置以耦接至該第二單元時，該第一側為該源極側。
  4. 如請求項1所述之方法，其中當該第一單元與該第二單元中之任一者的該兩側中之一側配置以耦接至該電源，該側被配置為一源極側，且當該第一單元與該第二單元中之一者的該兩側中之一側配置以耦接至該第一單元與該第二單元中之另一者時，該側被配置為一汲極側，且基於該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界而配置該第一單元及該第二單元的步驟進一步包括以下步驟：對準該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界，其中基於該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界而配置該第一單元及該第二單元的步驟進一步包括以下步驟：當該第一單元之該源極側將配置在鄰近於該第二單元之該源極側之處時，使該第一單元與該第二單元之該等源極側之該等有效面積重疊，其中基於該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界而配置該第一單元及該第二單元的步驟進一步包括以下步驟：當該第一單元之該汲極側將配置在鄰近於該第二單元之該源極側之處時，使該第一單元之該汲極側之該有效面積與該第二單元之該源極側之該有效面積分隔。
  5. 如請求項1所述之方法，其中當該第一單元中之一者的該兩側中之一側被配置以耦接至該第一單元與該第二單元中之另一者時，該側被配置為一汲極側，該方法進一步包括以下步驟：在該第一單元之該汲極側提供一虛擬多閘極；及在該虛擬多閘極處提供一計算機輔助設計層。
  6. 一種用於在一半導體佈局中進行單元配置之方法，該方法包括以下步驟：基於一第一配置而提供一第一單元之一配置及路由邊界(place-and-route boundary；prBoundary)；基於一第二配置而提供一第二單元之一配置及路由邊界，其中該第一配置用於定義一電源或該第二單元是否耦接至該第一單元之兩側，且該第二配置用於定義該電源或該第一單元是否耦接至該第二單元之兩側，其中當該第一單元與該第二單元中的任一者的該兩側中的一側被配置以耦接至該電源，該側被配置為一源極側；基於該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界來配置該第一單元與該第二單元；將該源極側之一P溝道金屬氧化物半導體之有效面積連接至該電源；以及將該源極側之一N溝道金屬氧化物半導體之有效面積接地。
  7. 如請求項6所述之方法，其中當該第一單元與該第二單元中的一者的該兩側中的一側配置以耦接至該第一單元與該第二單元中之另一者時，該側被配置為一汲極側，且基於該第一配置而提供該第一單元之該配置及路由邊界之步驟進一步包括：當一第一側是該源極側時，使該第一側之該配置及路由邊界與該第一側之該有效面積重疊；以及當該第一側是該汲極側時，使該第一側之該配置及路由邊界與該第一側之該有效面積分隔，其中當該第一側是該汲極側時，使該第一側之該配置及路由邊界與該第一側之該有效面積分隔之步驟進一步包括：將該第一側之該配置及路由邊界與該第一側之該有效面積分隔，相距達相對於一多閘極間距之一單位距離，其中基於該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界而配置該第一單元及該第二單元的步驟進一步包括以下步驟：對準該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界，其中基於該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界而配置該第一單元及該第一單元的步驟進一步包括以下步驟：當該第一單元之該源極側將配置在鄰近於該第二單元之該源極側之處時，使該第一單元與該第二單元之該等源極側之該等有效面積重疊，其中基於該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界而配置該第一單元及該第二單元的步驟進一步包括以下步驟：當該第一單元之該汲極側將配置在鄰近於該第二單元之該源極側之處時，使該第一單元之該汲極側之該有效面積與該第二單元之該源極側之該有效面積分隔。
  8. 如請求項6所述之方法，當該第一單元與該第二單元中的一者的該兩側中的一側被配置以耦接至該第一單元與該第二單元中之另一者時，該側被配置為一汲極側，且該方法進一步包括以下步驟：在該第一單元之該汲極側提供一虛擬多閘極；及在該虛擬多閘極處提供一計算機輔助設計層。
  9. 一種用於在一半導體佈局中進行單元配置之系統，該系統包括：一單元提供器，經配置以提供一第一單元與一第二單元，其中該第一單元與該第二單元中每一者具有兩側；一邊界發生器，經配置以基於一第一配置而提供該第一單元之一配置及路由邊界(place-and-route boundary；prBoundary)，及基於一第二配置而提供該第二單元之一配置及路由邊界，其中該第一配置用於定義一電源或該第二單元否耦接至該第一單元之該兩側，且該第二配置用於定義該電源或該第一單元是否耦接至該第二單元之該兩側；以及一配置引擎，經配置以基於該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界來配置該第一單元與該第二單元。
  10. 如請求項9所述之系統，其中當該第一單元與該第二單元中的任一者的該兩側中的一側被配置以耦接至該電源時，該側被配置為一源極側，且當該第一單元與該第二單元中之一者的該兩側中的一側被配置以耦接至該第一單元與該第二單元中之另一者時，該側被配置為一汲極側，且該配置引擎配置該第一單元與該第二單元進一步包括：對準該第一單元之該配置及路由邊界與該第二單元之該配置及路由邊界；當該第一單元之該源極側將配置在鄰近於該第二單元之該源極側之處時，使該第一單元與該第二單元之該等源極側之該等有效面積重疊；當該第一單元之該汲極側將配置在鄰近於該第二單元之該源極側之處時，使該第一單元之該汲極側之該有效面積與該第二單元之該源極側之有效面積分隔。
TW104139956A 2015-04-16 2015-11-30 半導體佈局中單元配置的方法及其系統 TWI662429B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/688,033 US9846755B2 (en) 2015-04-16 2015-04-16 Method for cell placement in semiconductor layout and system thereof
US14/688,033 2015-04-16

Publications (2)

Publication Number Publication Date
TW201638812A TW201638812A (zh) 2016-11-01
TWI662429B true TWI662429B (zh) 2019-06-11

Family

ID=57129126

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104139956A TWI662429B (zh) 2015-04-16 2015-11-30 半導體佈局中單元配置的方法及其系統

Country Status (3)

Country Link
US (1) US9846755B2 (zh)
KR (1) KR101882061B1 (zh)
TW (1) TWI662429B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108268693B (zh) * 2016-12-15 2023-09-01 台湾积体电路制造股份有限公司 对电源-接地胞元群组进行分割的方法及系统
US10354947B2 (en) 2017-02-06 2019-07-16 Samsung Electronics Co., Ltd. Integrated circuit including standard cell
KR20200044810A (ko) * 2017-09-20 2020-04-29 인텔 코포레이션 멀티 버전 라이브러리 셀 핸들링 및 그로부터 제조된 집적 회로 구조들
US11392748B2 (en) * 2018-09-28 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design using fuzzy machine learning
DE102019124928A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integriertes schaltungsdesign unter verwendung von fuzzy-maschinenlernen
US10763267B2 (en) * 2019-01-09 2020-09-01 Arm Limited Memory structure with multi-cell poly pitch

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090083686A1 (en) * 2005-03-24 2009-03-26 Yasuhito Itaka Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential
US20090271752A1 (en) * 2008-04-24 2009-10-29 International Business Machines Corporation Legalization of VLSI circuit placement with blockages using hierarchical row slicing
TWI365391B (en) * 2008-04-01 2012-06-01 Mediatek Inc Circuit layout method and layout circuit
US8560997B1 (en) * 2012-07-25 2013-10-15 Taiwan Semiconductor Manufacturing Company Limited Conditional cell placement

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8504972B2 (en) * 2009-04-15 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cells having flexible layout architecture/boundaries

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090083686A1 (en) * 2005-03-24 2009-03-26 Yasuhito Itaka Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential
TWI365391B (en) * 2008-04-01 2012-06-01 Mediatek Inc Circuit layout method and layout circuit
US20090271752A1 (en) * 2008-04-24 2009-10-29 International Business Machines Corporation Legalization of VLSI circuit placement with blockages using hierarchical row slicing
US8560997B1 (en) * 2012-07-25 2013-10-15 Taiwan Semiconductor Manufacturing Company Limited Conditional cell placement

Also Published As

Publication number Publication date
TW201638812A (zh) 2016-11-01
US20160306911A1 (en) 2016-10-20
KR101882061B1 (ko) 2018-07-25
US9846755B2 (en) 2017-12-19
KR20160123962A (ko) 2016-10-26

Similar Documents

Publication Publication Date Title
TWI662429B (zh) 半導體佈局中單元配置的方法及其系統
US11675954B2 (en) Method of designing a device
US9021405B2 (en) Layout method and method of manufacturing semiconductor device
US11495619B2 (en) Integrated circuit device with improved layout
US9213795B2 (en) Multiple via connections using connectivity rings
US8810280B2 (en) Low leakage spare gates for integrated circuits
US11423204B1 (en) System and method for back side signal routing
US10977415B2 (en) Integrated device and method of forming the same
US9704846B1 (en) IC chips containing a mixture of standard cells obtained from an original set of design rules and enhanced standard cells that are a substantially uniform variant of the original set of design rules and methods for making the same
US8560997B1 (en) Conditional cell placement
US20150048876A1 (en) Semiconductor circuit
US8555232B2 (en) Wire routing using virtual landing pads
US20070093029A1 (en) Methods of generating planar double gate transistor shapes and data processing system readable media to perform the methods
TWI686901B (zh) 半導體裝置、布局系統以及標準單元庫
US11527541B2 (en) System and method for reducing resistance in anti-fuse cell
US8938702B1 (en) Timing driven routing for noise reduction in integrated circuit design
JP2022020596A (ja) 集積回路
US11935894B2 (en) Integrated circuit device with improved layout
KR20210028306A (ko) 반도체 장치의 레이아웃 설계 방법
US20220129612A1 (en) Methods of routing clock trees, integrated circuits and methods of designing integrated circuits
US10515944B2 (en) Integrated circuit and method of generating integrated circuit layout
US9378322B1 (en) Preparing layouts for semiconductor circuits
TW202343569A (zh) 積體電路及其製造方法