KR0183114B1

KR0183114B1 - 모놀리식 집적회로내에서 구현되는 제2검파기 및 중간 주파수 증폭기

Info

Publication number: KR0183114B1
Application number: KR1019940700600A
Authority: KR
Inventors: 루돌프 하포드 잭
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1993-06-24
Filing date: 1993-10-30
Publication date: 1999-05-01
Also published as: DE69327721T2; CA2120233A1; WO1995001050A1; EP0656165B1; US5365279A; CA2120233C; DE69327721D1; MY109336A; CN1092001C; CN1096914A; EP0656165A1; JPH08500712A; RU2124276C1

Abstract

모놀리식 집적회로의 범위내에서 구성된 IF 증폭기 체인 및 제2 검파기는 탄성표면파(SAW) 또는 집중 중간 주파수 증폭기 필터에 후속된다. 이 IF 증폭기 체인은 세 개의 이미터 결합 차동 증폭기를 포함하며, 이들 각각은 차례로 종속 접속되어 약 20배까지의 전압이득을 가진다. 이러한 것은 두 개의 이미터 결합 차동 증폭기의 전압 이득을 자동적으로 제어하기 위함이다. 그리고 공통 컬렉터 증폭기들은 각 이미터결합 차동 증폭기에서부터 연속하는 이미터결합 차동 증폭기 또는 제2 검파기까지의 평형 출력신호를 버퍼하기 위하여 사용된다. 제2 검파기에 공급되는 평형 신호가 중첩되는 직류 바이어스 전위에 대한 평형 전류 응답은 온-칩이며, 오프-칩 바이패스 커패시터를 사용하지 않는 저역통과 필터링에 의해 도출된다. 이러한 평형 전류 응답은 IF 증폭기 체인에서의 제1 이득 제어 이미터 결합 차동 증폭기와 IF 증폭기 체인에서의 제2 이득 제어 이미터결합 차동 증폭기를 접속하기 위해 사용되는 공통 컬렉터 증폭기에서의 트랜지스터의 이미터에 피드백 된다. 이것은 제2 검파기에 공급되는 평형 신호가 각각 중첩되는 직류 바이어스 전위들 간의 차를 축퇴하는 직결 피드백 루프를 실행하게 한다.

Description

[발명의 명칭]

모놀리식 집적회로내에서 구현되는 제2 검파기 및 중간 주파수 증폭기

[본 발명의 배경]

[본 발명의 기술분야]

본 발명은 중간 주파수(IF) 증폭에 관한 것으로서, 특히 모놀리식 집적 회로(Monolithic Integrated-Circuit) 형태에서 구현되는 중간 주파수 증폭기와 제2 검파기 결합에 관한 것이다.

[배경 기술]

통상적으로 바이폴라 트랜지스터를 이용하여 구현되는 모놀리식 형의 집적 회로 또는 IC를 사용하여 탄성표면파 (Surface-Acoustical-Wave : 이하 SAW라 칭함) 또는 집중 블록(Block) 중간 주파수 필터 다음에 오도록 설계되는 TV 수신기는, 각각 약 20배까지의 전압 이득을 갖는 세 개의 이미터결합 차동 증폭기들의 종속 접속과, 그 다음 연결된 제2 검파기로 구성되어 있다. 비동조형의 직접적인 단간 결합(Interstage Coupling)은 공통 컬렉터 증폭기 (또는 이미터 폴로워) 트랜지스터에 의해 제공된다. 통상적으로 이러한 제공은 이미터 결합 차동 증폭기들의 전압 이득을 자동적으로 제어하기 위한 것이다. 제2 검파기는 포락선 검파기 (Envelope Detector)가 될 수 있으나, 최근에는 종종 동기 검파기 또는 강한 반송파 형태의 비동기 검파기이다. 인터캐리어(Intercarrier) 음을 발생하기 위해 동작하는 이중 변환 수신기 또는 IF 증폭기에서, 제2 검파기는 제1 중간 주파수를 제2 중간 주파수로 변환하는 제2 혼합기(Mixer)가 될 수 있다.

VARIABLE GAIN AMPLIFIER라는 명칭하에 1992년 9월 8일자로 Jack Rudolph Hartford 및 Heung Bae Lee에 의해 출원된 미국 특허 출원번호 제 07/940,220호에는 후술하는 본 발명의 실시예를 구현하는데 있어서, 본 발명자에 의해 변형된 IF 증폭기 회로에 대해 기술한다. 본 출원의 경우에서처럼, 미국 특허 출원번호 제 07/940,220호에는, 발명이 만들어졌을 때에 그(그들)의 발명을 양도해야 하는 발명자(들)의 의무에 따라, 삼성 전자 주식회사에 양도되었다. Hartford와 Lee에 의해 개시된 IF 증폭기 회로는 제1 및 제2 이미터 결합 차동 증폭기의 전압 이득을 제어할 경우에 발생되는 TV 수신기 IF 증폭기 체인에 대하여 약 66 dB의 자동 이득 제어 범위에 대한 요구를 충족시키며, 또한 제3 이미터 결합 차동 증폭기는 고정된 전압 이득을 가지고 동작될 수 있다.

통상적으로, 제2 검파기는 IF 증폭기 체인으로부터 평형 신호들을 가지고 구동될 수 있도록 설계된다. 이러한 설계 목적은, 약 20 밀리볼트 내에서, 제2 검파기에 공급된 이들 평형 신호가 직류 바이어스 전위상에 중첩되는 그 직류 바이어스 전위에서 상당히 양호한 매칭을 하기 위한 것이다. 이전 설계에서, 오프-칩 커패시터를 이용하는 각각의 저역통과 필터는 제2 검파기에 공급된 이들 평형 신호가 직류 바이어스 전위상에 중첩되는 그 직류 바이어스 전위를 추출한다. 이들 저역통과 필터들의 응답은 IF 증폭기 체인의 입력에 차동적으로 결합되어 피드백된 에러 신호를 발생함으로써, 이러한 에러신호를 축퇴하게 하는 직결 (D-C; directed-coupled) 피드백 루프를 실행하게 된다. 이러한 접근방식은 유용하지 못한 것으로 알려졌다. 충분하게 증폭된 IF 신호 오프-칩을 바이패스 커패시터에까지 가져오는 것은 IF 증폭 체인에서 바람직하지 못한 재생의 위험을 증가시키게 된다. AGC 범위의 다른 부분에서 야기될 수 있는 약한 신호 상태에서의 전체 IF 체인의 높은 전압 이득 및 위상 마진에서의 변화는 직결 dc 피드백 루프 안정화에 대한 문제를 야기시킨다. IC 및 그것의 외부 환경 간의 인터페이스의 신뢰성은 그들 사이에 인터페이스되어 있는 전자 회로의 신뢰성보다 더 떨어지는 경향이 있다. IC 패키지상에서 요구되는 핀의 수는 비용측면에서 영향을 끼치며, 그리고 저역통과필터에서 사용되는 오프-칩 커패시터로 인하여 부가적인 핀이 종종 필요하게 된다. 오프-칩 커패시터는 TV 수신기 제조시에 IC와는 별도로 제조되어져야 한다.

[발명의 요약]

본 발명은 탄성표면파 (SAW) 또는 집중 중간 주파수 증폭기 필터에 후속되어 모놀리식 직접회로의 범위내에 구성되는 IF 증폭기 체인 및 제2 검파기를 구현한 것이다. 이 IF 증폭기 체인은 세개의 이미터 결합 차동 증폭기를 포함하고 있으며, 이들 각각은 차례로 종속 접속되어 약 20배까지의 전압 이득을 가진다. 이러한 것은 우선적으로 두개의 이미터결합 차동 증폭기의 전압 이득을 자동적으로 제어하기 위해 구현된 것이다. 공통 컬렉터 증폭기들은 각 이미터결합 차동 증폭기에서 이미터결합 차동 증폭기 또는 제2 검파기까지의 평형 출력신호를 버퍼하기 위하여 사용된다. 제2 검파기에 공급된 평형 신호들이 직류 바이어스 전위상에 각각 중첩되는 그 직류 바이어스 전위에 대한 평형 전류 응답은, 온-칩이고 오프-칩 바이패스 커패시터를 사용하지 않는 저역 필터링에 의해 도출된다. 이들 평형 전류 응답은 IF 증폭기 체인에서의 제1 이득제어 이미터결합 차동 증폭기와 IF 증폭기 체인에서의 제2 이득제어 이미터결합 차동 증폭기를 결합하기 위해 사용되는 공통 컬렉터 증폭기에서의 트랜지스터의 이미터로 피드백된다. 그러므로 이것은 제2 검파기에 공급된 평형 신호들이 각각 중첩되는 직류 바이어스 전위들 간의 차를 축퇴하는 직결 피드백 루프를 실행하게 된다.

[도면의 간단한 설명]

제1도는 다단 IF 증폭기의 제1단으로서 사용하기에 특히 적합한 이득 제어 증폭단의 개략도.

제2도는 다단 IF 증폭기의 제2단으로서 사용하기에 특히 적합한 이득 제어 증폭단의 개략도.

제3도는 제1도와 제2도의 이득 제어 증폭단을 종속 접속한 개략도.

제4도는 다단 IF 증폭기의 입력단으로서 사용하기에 특히 적합한 다른 이득 제어 증폭단의 개략도.

제5도는 제4도와 제2도의 이득 제어 증폭단을 종속 접속한 개략도.

제6도는 본 발명에 적용되는 제3도 또는 제5도의 이득 제어 증폭단의 종속 접속후에 더 종속 접속되는 제3 증폭단의 개략도.

제7도는 제1도의 이득제어 증폭단에서 변형되어 구현될 수 있는 것을 도시한 개략도.

제8도는 제4도의 이득제어 증폭단에서 변형되어 구현될 수 있는 것을 도시한 개략도.

제9도는 전송된 TV 신호의 음성신호, 영상신호, 및 동기신호 성분을 복원하기 위해 사용되는 TV 수신기 또는 VTR 각부분들의 개략적인 블록도로서, 제3도 및 제6도 또는 제5도 및 제6도에 도시된 형태의 중간 주파수 증폭기를 사용하는 상기 TV 수신기를 도시한 도면이다.

[본 발명의 상세한 설명]

본원 명세서에서, RF 신호 용어는 TV수신기에서의 하향 주파수 변환 또는 첫번째 검파 이전의 신호들을 언급하기 위해 사용될 것이며; 그리고 IF 신호 용어는 TV 수신기에서의 하향주파수 변환 또는 첫번째 검파 후의 신호들과, 영상 검파 또는 두번째 검파 이전의 신호들을 언급하기 위해 사용될 것이다. TV 수신기에서의 하향주파수 변환은 동조 가능한 주파수 발진기를 이용하여 다른 전송 채널에 수신되는 무선주파수 (RF) 신호를 헤테로다이닝(Heterodyning)함에 의해 실행되며, 그 결과 중간 주파수(IF) 증폭기에서 선택되고 증폭되는 중간 주파수(IF) 대역 내에서 더 낮은 무선주파수 신호를 발생하게 된다. TV 신호의 영상부에 대한 중간 주파수 증폭기는 통상적으로 PIX IF 증폭기라고 칭한다. TV 신호의 음성부에 대한 중간 주파수 증폭기는 PIX IF 증폭기로부터 완전히 분리될 수 있거나, 그렇지 않으면, TV 신호의 음성부에 대한 중간 주파수 증폭의 일부분은 내부 음성형태의 TV 수신기의 경우처럼 PIX IF 증폭기에 의해 수행된다. PIX IF 증폭기는 전형적으로 약 50 마이크로볼트에서 약 100 밀리볼트 RMS까지의 신호를 처리하도록 요구된다. 이것은 약 66 dB의 다이나믹 영역을 나타낸다.

자동 이득 제어 (AGC) 기능을 제공하는 데 있어서, 각 증폭단 또는 각 증폭 장치에 대해서 소정의 동작 조건이 충족되는 것이 바람직하다. 그래서, 입력 신호 레벨은 미리 설정된 인수에 의해 내부 잡음을 초과해야만 하고, 그 입력 신호 레벨은 그 장치에 과부하가 걸리지 않게 하여 신호 왜곡 및 바이어스 이동을 야기하지 말아야 한다. 더우기, 이러한 AGC 제어 신호는 그 자체가 바람직하지 못한 바이어스 이동을 야기하지 않음으로써, 장치들이 의도한 동작점들로부터 이동하는 것을 방지 해야한다. 즉, 증폭기 및 혼합기에 대한 동작점들은 낮은 왜곡을 가진 출력신호를 제공하도록 선택되고, 혼합기 및 검파기에 대한 동작점들은 상대적으로 높은 2차 응답들을 제공하기 위해 선택된다.

약 1 밀리볼트 또는 그이상의 차수에서의 비교적 강한 신호 레벨에서, 소위 잡음/과부하 윈도우를 고려하는 방식에서 이득이 제어된다는 것이 특히 중요하다. 한편, 만일 다단 증폭기의 앞단에서의 이득이 너무 적게 감소된다면, 바람직하지 못한 왜곡을 가진 과부하가 후단에서 발생할 수 있다. 만약, 앞단에서의 이득이 너무 낮으면, 열잡음이 현저하게 발생될 것이다. 실질적으로 잡음이 없고 비왜곡된 화상은 전형적인 임피던스 레벨에서 측정된 약 10 밀리볼트에 해당하는 입력 신호 레벨에서 이루어지는 것이 바람직하다. 만약 증폭기가 부적절한 잡음/과부하 윈도우를 발생한다면, 낮은 왜곡을 가지며 상대적으로 잡음이 없는 화상이 가능해야만 하는 신호 레벨에서 잡음 또는 과부하 왜곡을 가져올 수 있다.

집적회로(IC) 이득 블럭의 개발은 블럭 필터링의 사용을 가져왔다. 최근에는 단간 동조없이 이득 블록 IC 증폭기로서 TV 수신기의 IF 필터링 및 이득 기능을 구현해 왔는 데, 이러한 이득제어 IC는 블럭 필터 다음에 종속 접속된다. 탄성표면파 (SAW) 필터는 TV 수신기에 의해 요구되는 전체 통과 대역 형태 및 인접한 채널 감쇄를 제공할 수 있다. SAW 필터, 블럭 필터링과 증폭에 관한 보충 정보는 1986년 뉴욕 McGraw-Hill 출판사의 편집장 K. Blair Benson에 의해 쓰여진 TELEVISION ENGINEERING HANDBOOK의 제13장에 개시되어 있다.

블럭 필터링 및 증폭의 출현이 TV 수신기의 기술분야에서 일반적으로 바람직하게 자리잡는 반면에, 그것은 여러가지 이유로 잡음/과부하 윈도우에 대한 문제를 악화시킨다. IF 증폭기의 입력에서 집중 필터로서 상업적으로 사용하기에 적합한 전형적인 SAW 필터는 높은 삽입 손실 및 높은 임피던스를 가지며, 상대적으로 높은 레벨 잡음 공급원 임피던스로서 동작한다. 따라서 잡음/과부하 윈도우의 잡음 마진은 감소하게 된다. 더우기, 화상 반송파의 +/- 4.5 MHz내에서 하강하는 잡음 신호는 0 - 4.5 MHz영상 대역안에서 중첩되는(folded) 잡음으로서 복조될 것이다. 이것은 다음과 같이 발생한다. 그 IF 신호는 41.25 ∼ 45.75 MHz의 대역에 존재한다. IF 증폭기의 입력에서 집중 필터링 또는 블록 필터링을 사용함에 따라 필터링이 단에서 단으로 분배될 때와 마찬가지로, 필터 다음에 이어지는 IF 단의 측파대 잡음은 감소되지 않는다. 이것은 45.75 MHz의 (IF) 화상 반송파 주파수를 중심으로 +/- 4.5 MHz내의 잡음이 증폭기의 앞단에 위치한 집중필터에 의해 필터링되지 않기 때문이다.

블록 필터링 및 증폭 과정에서 잡음/과부하 윈도우 문제를 악화시키는 경향이 있는 또 다른 결과는 사용되는 전형적인 바이폴라 IC 증폭기가 고정 과부하 전압 레벨을 가지는 전송 특징을 나타내어 잡음/과부하 윈도우의 과부하측을 제한하는 데 있다. 더우기, 전형적인 현대 소형의 기하학적인 바이폴라 트랜지스터는 높은 베이스 엑세스 저항(rb)을 가짐으로써, 낮은 rb를 갖는 크고 최적화된 장치보다 더 심한 잡음 수치를 가지는 경향이 있다. 이러한 것은 상술한 문제를 악화시킨다. 잡음/과부하 윈도우는 다른 설계의 트랜지스터를 활용함에 의해 과부하측에서 확장될 수 있고, 최저 값으로 SAW 필터 출력 임피던스를 변형함으로써 잡음측에서 확장될 수 있음에 따라 잡음 공급원으로써의 역할을 줄일 수 있게 된다. 그러나, 변압기 또는 다른 정합 회로와 같은 임피던스 정합 배열은 비용이 많이 들며 부피가 크고, 또한 이미 높은 이득을 가지는 시스템상의 이득 요구조건을 증가시키게 된다.

잡음/과부하 윈도우의 문제는 선행기술의 각 이득제어 IF 증폭기가 이득 제어 기능으로써 출력 바이어스 전압의 이동을 나타냄에 의해 더욱 복잡해진다. 일반적으로, 이것은 복조기에서의 바이어스 전압 변화를 초래하여 IF 증폭기에 대하여 전형적으로 직접 접속된다. 상술한 바와 같이 동작점에서의 그러한 변화는 바람직하지 못하다. 바이어스 조건들을 이동하는 결과로써, 적절한 바이어스 전압이 그 변화를 도모하기 위해 제공되어야 하고, 이에 따라 복조기의 설계를 복잡하게 하고, 또한 낮은 왜곡에서 요구되는 것보다 더 높은 공급 전압을 필요로 하게 된다.

IF 증폭기에서 종종 사용되는 기본 증폭단은 긴 테일(long-tailed) 쌍 또는 이미터 결합 차동 증폭기이며, 이것은 정전류 발생기가 접속하는 이미터 전극들사이에서 테일 접속을 가진 두 개의 트랜지스터를 포함한다. 이 정전류 발생기는 테일 접속과 원격 직류 전위 사이의 높은 저항값을 가진 저항에 의해 제공될 수 있다. 그러나 IC에서 받아들을 수 있는 범위내에서 방열을 유지하기 위하여 보다 적은 동작 전위를 사용하는 것이 바람직할 경우에, 정전류 발생기는 정전류 동작을 위해 바이어스된 다른 트랜지스터의 주 전도로에 의해 일반적으로 제공된다. 긴 테일 쌍은 이미터결합 차동 증폭기로서 종종 언급되는 반면에, 사실상 단일 단 입력 회로, 단일 단 출력회로, 또는 그 두 회로 모두를 가지고 종종 동작된다. 이득 제어는 이미터결합 차동 증폭기의 동작 또는 테일 전류의 간단한 감소에 의해 이루어질 수 있으며, 따라서 공지의 방법으로 상호 전도를 감소하게 된다. 그러나 이러한 접근의 단순한 적용에는 하기와 같은 단점이 있다. 첫째, 잡음 공급원 저항은 이득이 감소함에 따라 증가하고, 따라서 보다 큰 신호와 결합되어 개선된 SN 비(Signal to Noise Ratio)를 소정의 정도까지 무시하게 된다. 두번째, 보다 큰 신호를 처리하는 필요가 있기 때문에 전력 처리 능력은 감소하게 된다.

IC 형태로 구현되고 상업적으로 성공한 TV 수신기 설계에서 TV 수신기 IF 증폭에 대한 블럭 필터링 후에 사용되는 종래의 비동조 증폭기는 약 66 dB의 다이나믹 영역을 충족하기 위하여 연속적으로 세개의 이득제어단을 사용해 왔다. 이러한 설계는 이득을 감소하기 위해서 증폭기 트랜지스터의 전달컨덕턴스를 감소하게 하는 역방향 AGC를 사용해 왔다. 비축퇴 공통 이미터 트랜지스터 증폭기의 전압 이득은 g_mR_L이며, 여기서 g_m은 트랜지스터의 전달컨덕턴스이며, R_L은 트랜지스터에서 사용되는 컬렉터 부하의 저항이다. 증폭기 트랜지스터의 전달컨덕턴스의 감소는 컬렉터 전극에 나타나는 잡음 공급원의 저항을 상승시켜 트랜지스터에 의해 발생되는 열 잡음을 증가시키고, 따라서 상업적인 요구를 충족시키기에 충분할 만큼 PIX IF 증폭기 체인에 대한 전반적인 잡음 수치를 낮게 유지하기 위해서 연속적으로 세 개의 이득제어단을 사용해야 된다. 종속 접속된 증폭단의 이득을 감소하기 위한 대체 접근방식은 트랜지스터로 구현한 컬렉터 저항을 감소하는 것이며, 공지의 순방향 AGC는 이러한 접근방식의 한 예가 된다. 만약 트랜지스터의 전달컨덕턴스가 감소되지 않는다면, 트랜지스터에 의해 발생된 열 잡음에서의 부수적인 증가는 없으며, 트랜지스터로 구현한 컬렉터 저항을 감소함으로써 결과적으로 열 잡음에 의해 발생된 전류와 연관된 전압을 감소하게 된다.

J. R. Hartford와 H.B. Lee에 의해 출원된 미국 특허 출원번호 제 07/940,220호에서는 전기적으로 제어된 컨덕턴스를 갖는 장치로 이미터 결합 차동 증폭기 트랜지스터들로 구현한 컬렉터 저항들을 병렬 접속함에 의해 컬렉터 저항을 감소하기 위한 장치를 개시하고 있다. J. R. Hartford와 H.B. Lee가 개시한 각각의 이득제어 IF 증폭기는 이득제어 기능으로서 출력 바이어스 전압이 매우 미약하게 이동하는 것을 보여준다. 여기서 개시되고 주장된 본 발명의 주요원리에 따라서, 제1 및 제2 전압 이득 단에서의 이러한 이득제어 IF 증폭기를 사용하는 3단 IF 증폭기는 평형 IF 출력 신호가 직류 바이어스 전위상에 중첩되는 그 직류 바이어스 전위간의 차를 감소하는 직렬 DC 피드백 루프에서 사용하기에 적합하다. 이러한 이득제어 IF 증폭기가 이득제어의 기능으로서 출력 바이어스 전압이 매우 미약하게 이동하는 것을 보여주기 때문에, 평형 IF 출력 신호가 직류 바이어스 전위상에 중첩되는 직류 바이어스 전위 간의 차를 감소하는 직렬 DC 피드백 루프는 사실상 차동 모드가 될 수 있으며, 이러한 직류 바이어스 전위의 공통 모드 값을 보정할 필요는 없다.

제3 전압 이득 단이 약 20배의 고정된 전압 이득을 가지기 때문에, 제2 전압 이득단의 이득이 AGC에 의해 감소된 경우에도, 비록 차동모드 피드백 루프가 제1 이득 제어 IF 증폭기를 포함하지 않더라도, 차동모드 피드백 루프 이득은 평형 IF 출력 신호가 직류 바이어스 전위상에 중첩되는 그 직류 바이어스 전위간의 차를 적절하게 억제하기 위해 이용될 수 있다. 제1 전압 이득 단의 이득이 지연된 AGC에 의해 감소되기 전에, 제2 전압 이득 단의 이득이 AGC에 의해 감소되기 때문에, 제1 이득제어 IF 증폭기에서 불평형을 가져오는 한, 평형 IF 출력 신호가 중첩되는 직류 바이어스 전위 간의 차는 유사한 정도의 감소가 있게 된다. 더우기, 제2 이득제어 IF 증폭기에서의 불평형에 기인하는 평형 IF 출력 신호가 중첩되는 직류 바이어스 전위 간의 차도 감소될 가능성이 있다.

제1 전압 이득 단의 이득이 지연된 AGC에 의해 감소됨에 따라, 제1 이득 제어 IF 증폭기에서의 불평형에 기인하는 평형 IF 출력 신호가 직류 바이어스 전위상에 중첩되는 그 직류 바이어스 전위 간의 차는 더욱 감소될 가능성이 있다. 그래서, 평형 IF 출력 신호가 중첩되는 직류 바이어스 전위 간의 차가 허용 한계내에서 유지되는 한, 제1 이득 제어 IF 증폭기에 대한 지연된 AGC가 적용되는 동안에 제2 이득 제어 IF 증폭기에서의 이득의 적절한 감소는 허용될 수 있다.

증폭된 IF 신호에서 직류 전위 불평형을 보정하기 위한 각 차동모드 피드백 루프내에서, 평형으로 자동 이득 제어된 각 IF 증폭기 체인의 제2 이득제어 IF 증폭기만을 포함하는 것은 이러한 IF 증폭기 체인의 각 이득의 추적을 촉진하는 경향이 있다. 피드백 루프들의 어느 한 루프내의 증폭기에 대한 이득제어 특성에서 루프 동작을 결정하는 데 있어서 고려해야만 할 어떤 AGC 지연 변동은 없다.

제1도를 보면, 후술되는 본 발명에서 사용되는 바이폴라 트랜지스터의 경우와 마찬가지로, Q1는 바이폴라 트랜지스터이다. 이것은 이미터 및 컬렉터 전극사이의 주 전도로를 통해 전도를 제어하기 위한 베이스 전극을 구비하고 있다. NPN 트랜지스터 Q1은 다이오드 접속 모드에서 동작하도록 하기 위해 전도적으로 서로 결합된 베이스 및 컬렉터 전극을 갖는다. Q1의 이미터 전극은 접지로서 도시된 기준 전위의 공급원에 접속된다. 기준 전류는 Q1의 결합된 베이스 및 컬렉터 전극에 접속된 일단과, 단자 T1에 인가되는 자동 이득 제어 (AGC) 신호 전위를 수신하기 위해 접속된 타단을 가진 저항 R1을 통해서 트랜지스터 Q1의 결합된 베이스 및 컬렉터 전극에 공급된다. 제1도는 단자 T1에 인가될 신호 발생기 GC1로부터 발생하는 AGC 신호 전위를 도시한 것이다.

R1을 통해서 공급된 기준 전류에 대해 전류 미러 회로를 형성하기 위하여, NPN 트랜지스터 Q2 및 Q3는 Q1의 결합된 컬렉터 전극 및 베이스 전극에 접속된 그들의 베이스 전극들과 동일한 기준 전위에 접속된 각각의 이미터 전극들을 갖는다. NPN 트랜지스터 Q4 및 Q5의 이미터 전극들은 각 저항 R5와 R6의 일단에 각각 서로 접속되고, 각 저항들의 타단에 접속된 저항 R7을 통해서 접지 기준 전위의 점까지 접속되어 있음으로써, 상기 트랜지스터 Q4 및 Q5는 동작전류 또는 테일전류를 공급하는 저항 R7를 구비한 차동 쌍을 형성한다.

NPN 트랜지스터 Q6 및 Q7의 베이스 전극들은 차동 입력 신호를 수신하고 동시에 직류 바이어스 전위를 수반하기 위해 신호 입력 단자 T5 및 T6에 각각 접속되어 있다. 제1도에서는 음단자가 접지 기준 전위에 접속되어 있고, 양단자에서 신호 발생기 S1 및 S2에 의해 공급된 평형 입력 신호에 대하여 기준이 되는 양 직류 바이어스 전위 VB1을 공급하는 배터리 B1을 도시하고 있다. 트랜지스터 Q6 및 Q7은 이미터 폴로워 형의 전압 폴로워를 제공하기 위한 공통 컬렉터 증폭기로서 접속되어 있다. Q6 및 Q7의 각 이미터 전극들은 Q4 및 Q5의 각 베이스 전극들에 각각 접속되고, 또한 각 저항 R2 및 R3 저항들의 일단에 각각 접속된다. R2 및 R3의 타단은 서로 접속되고, 또한 저항 R4의 일단에 접속된다. 상기 저항 R4의 타단은 기준 접지 전지에 접속된다. 트랜지스터 Q6 및 Q7은 제1도에 도시한 바와 같이 기준 접지 전위에 접속된 음의 단자를 가진 배터리 B2의 양단자와 접속된 공급 단자 T2로부터 공급된 양의 동작 전위 VB2를 수신하기 위해 접속된 컬렉터 전극들을 가진다.

Q4 및 Q5의 컬렉터 전극은 각 컬렉터 부하 저항 R8 및 R9를 통해서 공급 단자 T2에 접속된다. 또한 Q4의 컬렉터 전극은 NPN 트랜지스터 Q8의 베이스 전극에 접속되고, 상기 Q8의 컬렉터 전극은 T2에 접속된다. Q8의 이미터 전극은 출력단자 T3에 접속되고, 상기 T3에 접속된 전류원 IS1은 접지 기준 전위로 전류를 흐르도록 되어 있다. 트랜지스터 Q5의 컬렉터 전극은 NPN 트랜지스터 Q9의 베이스 전극에 접속되고, 상기 Q9의 컬렉터 전극은 T2에 접속된다. Q9의 이미터 전극은 출력단자 T4에 접속되고, 상기 T4에 접속된 전류원 IS2은 접지 기준 전위로 전류를 흐르도록 되어 있다. 이미터 폴로워 형의 전압 폴로워로서 동작하는 Q8 및 Q9는 제1도의 이득제어 증폭기의 평형 출력 전압을 출력한다.

NPN 트랜지스터 Q4의 컬렉터 전극은 NPN 트랜지스터 Q10의 결합된 컬렉터 전극과 베이스 전극에 접속되며, 또한 NPN 트랜지스터 Q11의 이미터 전극에 접속된다. NPN 트랜지스터 Q5의 컬렉터 전극은 NPN 트랜지스터 Q12의 서로 접속된 컬렉터와 베이스 전극에 접속되며, 또한 NPN 트랜지스터 Q13의 이미터 전극에 접속된다. NPN 트랜지스터 Q10 및 Q12의 서로 접속된 이미터 전극들은 저항 R12를 통해서 트랜지스터 Q3의 컬렉터 전극에 접속된다. 트랜지스터 Q11 및 Q13의 서로 접속된 각 컬렉터와 베이스 전극들은 PNP 트랜지스터 Q14의 컬렉터 전극에 접속되고, Q14의 이미터 전극은 저항 R13을 통해서 공급 단자 T2에 접속된다. 트랜지스터 Q14의 베이스 전극은 Q2의 컬렉터 전극에 접속되며, 또한 저항 R14를 통해서 PNP 트랜지스터 Q15의 결합된 베이스 및 컬렉터 전극에 접속된다. 다이오드 접속 트랜지스터 Q15의 이미터 전극은 공급 단자 T2에 접속된다.

동작을 살펴보면, 저항 R8 및 R9와 접속되어 있는 다이오드 접속 트랜지스터 Q10, Q11, Q12, 및 Q13은 이미터 결합 차동 증폭기 트랜지스터 Q4 및 Q5의 컬렉터 전극에 대한 가변 부하를 형성한다. 상기 Q4 및 Q5의 컬렉터 전극으로부터 각각 출력된 출력 신호는 이미터 폴로워 형의 전압 폴로워로서 동작하는 Q8 및 Q9에 의해 버퍼링된다. 다이오드 접속 트랜지스터 Q10, Q11, Q12, 및 Q13을 통해서 흐르는 직류 (Direct Current)는 PNP 트랜지스터 Q14 및 Q15에 의해 형성된 전류 미러에서 동작하는 Q2의 컬렉터 전류와 Q3의 컬렉터 전류에 의해 결정된다. 이러한 전류가 0일 때, 저항 R1에서 흐르는 전류는 0이다. 따라서 다이오드 접속 트랜지스터 Q10, Q11, Q12, 및 Q13은 높은 임피던스를 가진다. 그러므로 차동 쌍 증폭기의 이득에 의해 결정되는 증폭기 이득은 컬렉터 저항에 의해 결정되며, 최대 이득을 가지게 된다.

단자 T1에서 양의 전위를 증가시키는 것에 대응하는 전류가 다이오드 접속 트랜지스터 Q10, Q11, Q12, 및 Q13에 인가될 때, 이들 임피던스는 각각 낮게 되어 Q4 및 Q5로 이루어진 이미터결합 차동 증폭기의 이득은 감소하게 된다. 트랜지스터 Q13 및 Q14의 컬렉터 전극들은 다이오드 접속 트랜지스터 Q10, Q11, Q12, 및 Q13으로 구성된 회로망으로 동일한 전류가 유입 또는 유출되도록 하기 위해 상당히 동일한 전류를 유출하고 또는 유입한다. 이러한 상태하에, 어떤 전류도 Q4 및 Q5의 컬렉터 전극 노드로부터 더해지거나 감소되지는 않는다. 따라서, 만약 다이오드 접속 트랜지스터 Q10, Q11, Q12, 및 Q13과 그들에게 전류를 공급하는 트랜지스터들이 서로 잘 매칭된다면, 이득이 변함에 따라 증폭기 동작의 DC 상태는 어떤 영향도 받지 않을 것이다. 이러한 매칭은 모놀리식 IC상에서 용이하게 이루어진다. 더우기, 다이오드 접속 트랜지스터 Q10, Q11, Q12, 및 Q13으로 구성된 회로망은 브리지 형태이다. 따라서, 이 회로망으로 전류를 공급받는 노드는 RF 전류에 대하여 가상 접지를 형성하면서, AC 접지에 있게 된다. 이 결과는 PNP 트랜지스터 Q14가 단지 DC 만을 전송하고, 이것의 컬렉터 커패시턴스는 증폭기의 주파수 응답에 영향을 미치지 않는다. 다른 또 하나의 결과로는 어떤 신호도 다이오드 접속 트랜지스터 Q10, Q11, Q12, 및 Q13를 통해서 접지로 복귀되지 않는다는 것이다.

이득제어 가변 소자는 차동 쌍 증폭기의 컬렉터 회로에 있으며, 그 결과 큰 신호에 대한 처리 능력을 가지게 위해 이미터 회로를 바이어싱하는 데 있어서 설계의 자유를 허용함으로써 과부하 특성의 범위를 더욱 확대하게 된다는 것을 주목해야 한다. 더우기, 이득제어를 실행하기 위하여 요구되는 전력은 제한되어 있다.

제1도의 증폭단에서 이미터 결합 차동 증폭기의 컬렉터 부하들은 최대 이득에서 저항 부하로서 동작한다. 이러한 이유는 그들을 병렬 접속하기 위해 사용된 다이오드는 이러한 상태하에서 전도되지 않기 때문이다. 컬렉터 부하로서 저항을 사용하는 것은 하기와 같은 점에서 이점을 가지고 있다. 즉 각 단의 최대 전압 이득은, IC에서 이득제어 증폭기의 구성에도 불구하고, 예측될 수 있다는 것이고, 이것은 최대 전압 이득에 관하여 각 증폭단의 개별적인 조정에 대한 요구 없이도 이득 제어 증폭단을 IC형태에서 대량 생산이 가능하다는 것이다. 각 증폭단의 최대 전압 이득은 컬렉터 부하에 의한 저항(R_L)값과 이미터 결합 차동 증폭기 트랜지스터의 전달컨덕턴스 (g_m)의 곱이다. 이 트랜지스터의 g_m은 전류 흐름에 의해 결정되며, 이러한 전류 흐름은 저항 부하를 가진 IC 상에서 이루어지며, 그 저항 부하와 동일한 형태로 배열되는 저항치 R_BIAS를 가진 저항소자를 통해서 인가된 바이어스 전압 V_BIAS(전형적으로 다소 작은 반도체 접합 오프셋 전압 V_BE)에 비례하여 구현된다. 즉, 이러한 이미터 결합 차동 증폭기 트랜지스터의 이미터 전류 흐름은 바이어스 전류 I_BIAS= (V_BIAS- V_BE)/R_BIAS와 유사하며, 이에 따라 최대 전압이득 g_mR_L은 [(V_BIAS- V_BE)/R_BIAS] R_L= (V_BIAS- V_BE)(R_L/R_BIAS)에 비례한다. 왜냐하면, (R_L/R_BIAS)는 온-칩 저항 소자의 비율이기 때문이다. 이 비율 값은 매우 양호하게 정해지며 정확하게 예측될 수 있다. 온도에 따라 발생할 수 있는 V_BE의 작은 밀리볼트 변동은 오프-칩으로부터 인가된 바이어스 전압 V_BIAS에 의존하는 전압 (V_BIAS- V_BE)에 비교하여 보통 무시될 수 있으며, 잘 예측되는 값을 가지도록 배열될 수 있다. R_L의 값은 제어된 이득 증폭단에 대하여 약 10배의 최대 전압 이득을 제공하도록 보통 선택되어진다.

PIX IF 증폭기의 제1단은 증폭기에 대하여 차동 IF 입력 전위 신호의 다이나믹 범위를 만족해야 하며, PIX IF 증폭기의 후단(들)에 위치한 IF신호의 증폭기는 제1단에 의해 제공된 이득 제어로 인해 입력 신호 레벨의 보다 적은 다이나믹 범위를 가질 수 있다. 이전 RF 증폭기의 이득제어가 범위를 벗어날 때, PIX IF 증폭기의 제1단은 강한 신호의 수신동안에 입력된 가장 큰 차동 IF 입력신호의 피크상에서의 과부하를 피할 수 있어야만 한다. 제1도의 이득제어 증폭기는, 이미터 전극사이에 있는 실질적인 차동모드 저항을 가지고 이미터 결합된 차동 증폭기 트랜지스터 Q4 및 Q5를 가지고, PIX IF 증폭기의 제1단으로서 사용하기에 적합하다. 저항 R5 및 R6에 의해 제공된 선형 차동모드 저항은 신호 피크상에서 차단되지 않는 어느 다른 트랜지스터를 사용하지 않고도 베이스 전극사이의 차동 IF 입력 신호 전위가 약 100 밀리볼트 RMS만큼 높게 미칠 수 있도록 허용한다. 트랜지스터 Q4 및 Q5의 이미터 전극들 사이에 있는 차동모드 저항은 하기와 같은 또 다른 공지의 방법에 의해 제공될 수 있다. 예를 들면, 제1도의 저항 R5, R6 및 R7로 구성된 티(tee) 회로 망의 차동모드 저항 R5, R6을 제7도의 저항 R81, R82 및 R83로 구성된 파이(pi) 회로망의 차동모드 저항 R81으로 대체하는 방안과; 제8도의 변형예와 같이 제7도의 저항 R82, R83을 정전류원 동작을 위해 바이어스된 다른 파이 회로망 트랜지스터들로 대체하고, 제7도의 저항 R81를 이것에 상응하는 다른 저항으로 대체하는 방안과; 제1도의 티이 회로망의 변형예로서 제1도의 저항 R7을 정전류원 동작을 위해 바이어스된 트랜지스터로 대체하고, 저항 R5, R6 및 R7으로 구성된 티회로 접속을 변형인 저항 R5, R6들의 결합된 저항으로 대체하는 방안으로 차동 모드 저항을 제공할 수 있다.

제2도의 이득제어 증폭기에서, 트랜지스터 Q21은 NPN 전도형이며, 다이어드 접속 모드에서 동작하기 위하여 전도적으로 결합된 베이스와 컬렉터 전극을 가진다. Q21의 이미터 전극은 저항 R21를 통해서 접지로서 도시된 기준 전위 공급원에 접속된다. 기준전류는 단자 T21에 인가된 양의 직류 바이어스 전위 VB3를 수신하기 위해 상기 T21에 접속된 저항 R22를 통해서 Q21의 컬렉터 및 베이스 전극에 공급된다. 제2도는 배터리 B3으로부터 공급된 VB3를 도시하고 있다.

저항 R22를 통해서 공급된 기준 전류에 대응하여 전류 미러 배열을 형성하기 위하여, NPN 트랜지스터 Q22는 저항 R23을 통해서 접지에 접속된 이미터 전극을 가지고 트랜지스터 Q21의 베이스 전극에 접속된 베이스 전극을 갖는다. 트랜지스터 Q22의 컬렉터 전극에 각각 접속되어 있는 각각의 이미터 전극을 구비한 NPN 트랜지스터 Q23 및 Q24는 차동 증폭기 쌍을 형성한다. 트랜지스터 Q23의 베이스 전극은 공급원 GC2에 의해 공급된 이득 제어 신호를 수신하기 위해 단자 T22에 접속되어 있다. 트랜지스터 Q24의 베이스 전극은 배터리 B4로부터 양의 직류 바이어스 전위 VB4를 수신하기 위해 단자 T23에 접속되어 있다.

NPN 트랜지스터 Q25 및 Q26은 차동 증폭기 쌍을 형성하며, 각각의 이미터 전극은 트랜지스터 Q24의 컬렉터 전극에 접속된다. Q25 및 Q26의 베이스 전극은 직류 바이어스 전위가 기준이 되는 평형 입력신호를 수신하기 위해 각 단자 T25 및 T26에 각각 접속된다. 제2도는 음단자가 접지 기준 전위에 접속되어 있고, 상기 각 단자 T25 및 T26에 각각 접속된 신호 발생기 S3 및 S4에 의해 공급된 평형 입력 신호에 대하여 기준이 되는 양 직류 바이어스 전위 VB5을 공급하는 양단자를 구비한 배터리 B5을 도시하고 있다. 트랜지스터 Q25 및 Q26의 컬렉터 전극은 각각의 저항 R24 및 R25를 통해서 배터리 B2로부터 공급된 양의 동작전위 VB2를 수신하기 위해 공급단자 T27에 접속된다. 트랜지스터 Q25의 컬렉터 전극은 NPN 트랜지스터 Q27의 결합된 컬렉터 및 베이스 전극에 접속되고, 트랜지스터 Q26의 컬렉터 전극은 NPN 트랜지스터 Q28의 결합된 컬렉터 및 베이스 전극에 접속된다. Q27 및 Q28의 서로 결합된 이미터 전극은 트랜지스터 Q23의 컬렉터 전극에 접속되고, 저항 R26을 통해서 단자 T27에 접속된다. NPN 트랜지스터 Q29 및 Q30은 이미터 폴로워 형의 전압 폴로워로서 배열되며, 또한 출력 버퍼단으로써 동작한다. Q29 및 Q30의 베이스 전극은 각 Q26 및 Q25의 컬렉터 전극에 각각 접속되며, Q29 및 Q30의 컬렉터 전극은 공급단자 T27에 접속된다. 트랜지스터 Q29의 이미터 전극은 출력신호 단자 T28과 저항 R27의 일단에 접속되고, 저항 R27의 타단은 접지에 접속된다. 트랜지스터 Q30의 이미터 전극은 출력신호 단자 T29와 저항 R28의 일단에 접속되고, 저항 R28의 타단은 접지에 접속된다.

동작을 살펴보면, 전류 미러의 출력 전류인 트랜지스터 Q22의 컬렉터 전류는 트랜지스터 쌍 Q23 및 Q24를 통해서, 한편으로는 차동 증폭기 트랜지스터 Q25 및 Q26으로 테일 전류를 제공하고, 다른 한편으로는 다이오드 접속 트랜지스터 Q27 및 Q28로 바이어스 전류를 제공한다. 다이오드 접속 트랜지스터 Q27 및 Q28에서 어떤 전류도 흐르지 않을 경우에, 차동 증폭기는 최대 테일 전류 및 컬렉터 부하 저항 R24 및 R25에 의해 결정되는 최대 이득값을 가지게 된다. AGC 전위 GC2가 트랜지스터 Q23이 바이어스될만큼 충분히 양으로 전도될 때, 다이오드 접속 트랜지스터 Q27 및 Q28은 이득을 감소하기 위해 트랜지스터 Q25 및 Q26의 컬렉터 저항 R24와 R25를 병렬 접속하도록 바이어스된다. 동시에, 트랜지스터 Q23의 전도는 트랜지스터 Q25 및 Q26에 대한 테일전류로서 Q24를 통해서 흐를 수 있는 전류를 줄이고, 감소된 테일 전류는 감소된 전달 컨덕턴스에서 이들 트랜지스터를 동작시키고 더 나아가 이득을 감소하게 한다. 어떤 경우에도, 각 저항 R24 및 R25를 통한 DC는 이득 제어의 동작에 의해 영향을 받지 않는다. 그러나, 차동 증폭기 쌍에 대한 동작 테일 전류의 반 이상이 다이오드 접속 트랜지스터 Q27 및 Q28내로 흐르면, 잡음은 감소하게 될 것이다. 이는 Q27 및 Q28의 내부 이미터 저항이 트랜지스터 Q24의 주 전도로에 의해서 감소된 전류 전도에 응답하여 증가함에 따라 트랜지스터 Q25 및 Q26의 잡음 수치가 더욱 줄어들기 때문이다. 따라서, 이득감소에 대한 주요 메카니즘은 테일 전류가 없을 때의 Q25 및 Q26의 전달컨덕턴스의 감소보다는 오히려 다이오드 접속 트랜지스터 Q27 및 Q28에 의한 컬렉터 부하 저항 R24 및 R25의 병렬 접속에 의한 단 이득의 감소에 의존한다. 이득제어의 정상 범위는 약 0 dB에서부터 26 dB까지 상향한다.

제2도의 이득제어 증폭기는 매우 높은 입력신호상에서 더욱 빠르게 과부하가 걸리기 때문에, 다단의 IF 증폭기의 앞단으로서 사용하기에는 특히 적합하지는 않다. 제2도의 이득 제어 증폭기는, 테일전류가 약해질 때의 그들 전달컨덕턴스의 감소보다는 이미터 결합 트랜지스터 Q25 및 Q26의 컬렉터 부하에 병렬 접속하는 다이오드에 더 의존하기 때문에, 이러한 단점은 이미터 결합에 있어서 트랜지스터 Q25 및 Q26에 대한 이미터 축퇴 저항을 포함함에 의해 쉽게 극복될 수 있다. 여기서 변형된 단에서의 IF 증폭기의 제1단은, 이득이 0 dB 이하에서는 차단됨에 따라 잡음 수치가 점점 줄어드는 상기 주목된 문제로 인해, 제1도 또는 제4도의 이득 제어 증폭기에서만큼 그렇게 잘 수행되지는 않는다. 그러나, IF 증폭기의 후단(들)에서, 그 단(들)에 대한 입력신호의 다이나믹 범위는 감소되며, 제2도의 이득 제어 증폭기의 비교적 단순한 구성은 제1도 또는 제4도의 이득 제어 증폭기보다 바람직하게 선택되어진다.

제3도는 제1도 및 제2도의 이득제어 증폭기의 종속접속을 도시한 것이다. 동작을 살펴보면, 전형적으로 TV IF 증폭기에서, 입력단 T1 및 T22에서 두 이득제어 신호가 이득이 감소하여 인가되기 시작할 때에, 제2 증폭기의 이득이 제1 증폭기의 이득을 감소하지 않고서도 우선 감소되도록 배열된다. 제2 증폭기의 이득이 미리 설정된 양만큼 감소되었을 때에, 발생하는 이득감소의 양은 미리 설정된 관계에서 제1 및 제2 증폭기 둘 다의 이득을 감소하게 한다. 따라서, 적은 양의 이득감소에 대해서는, 제2 증폭기의 이득을 감소함에 의해 전반적인 이득이 감소하는 반면 제1 증폭단은 전 이득에서 계속해서 동작한다. 공지된 바와 같이, 지연된 이득제어로 잘 알려진 그러한 동작모드는, 제2 증폭기가 증폭기 잡음이 여전히 나타날 수 있는 더 작은 신호에 대해 작게 유지되기 때문에, 전반적인 잡음을 처리하는데 유익하다. 실질적으로, 그러한 지연은 도시되지 않은 다양한 방법으로, 예를 들면, 제1 증폭기에서 신호에 대한 전압 지연을 도입하는 방법으로, 용이하게 달성된다.

제1도 및 제2도의 증폭기는 단일 양 동작 공급전위에서 동작하기에 적합하다. 따라서 제3도는 공급단자 T2에 접속된 공급단자 T27을 도시한다. 실질적으로, 배터리 B3 및 B4를 제1 및 제2 이득 제어 증폭기와 동일한 IC내의 회로로 대체한다. 상기 IC내의 회로는 공급단자 T2를 통해서 공급된 동작 공급전위로부터 바이어스 전위를 도출하기 위한 공지의 형태로 되어 있다.

제4도는 TV IF 증폭기의 제1단으로서 사용하기에 적합한 이득 제어 증폭기를 도시한 것이다. 제4도의 증폭기는 NPN 전도형의 트랜지스터 Q41을 포함한다. 상기 Q41은 다이오드 접속 모드에서 동작하기 위해서 전도적으로 결합된 베이스 및 컬렉터 전극을 가진다. Q41의 이미터 전극은 저항 R41를 통해서 제4도에서 접지로서 도시된 기준전위 공급원에 접속된다. 기준전류는, Q41의 결합된 베이스와 컬렉터 전극에 접속된 일단과, 단자 T41에 인가된 양의 동작 전위 VB3를 수신하기 위하여 접속된 타단을 가진 저항 R42를 통해서 트랜지스터 Q41의 결합된 베이스와 컬렉터 전극에 공급된다. 제4도에 도시된 바와 같이 상기 동작 전위 VB3는 배터리 B3으로부터 공급된다.

R42를 통해서 공급된 기준 전류에 대하여 전류 미러를 형성하기 위해서, NPN 트랜지스터 Q42는 저항 R43을 통해서 접지에 접속된 이미터 전극을 가지고 트랜지스터 Q41의 베이스 전극에 접속된 베이스를 갖는다. 차동 증폭기 쌍을 형성하는 NPN 트랜지스터 Q43 및 Q44는 각 저항 R44 및 R45를 통해서 트랜지스터 Q42의 컬렉터 전극에 접속된 각각의 이미터 전극을 가지고 있다. 상기 Q43 및 Q44의 각 베이스전극들은 적절한 직류 바이어스 레벨에서 그들 사이에 있는 입력신호를 수신하기 위해 각 입력단 T42 및 T43에 접속되어 있다. 제4도에 도시된 바와 같이 신호원 S1 및 S2는 배터리 B1으로부터 공급된 양의 직류 바이어스 전위 VB1이 기준이 되는 평형 입력신호를 입력단 T42 및 T43으로 인가한다.

NPN 트랜지스터 Q45 및 Q46은 트랜지스터 Q43의 컬렉터 전극에 접속된 각 이미터 전극을 구비하고, 또한 상기 이미터 전극들이 트랜지스터 Q43의 컬렉터 전류에 대한 전류 스플리터(Splitter)로서 접속된다. NPN 트랜지스터 Q48 및 Q49는 트랜지스터 Q44의 컬렉터 전극에 접속된 각 이미터 전극을 구비하고, 또한 상기 이미터 전극들이 트랜지스터 Q44의 컬렉터 전류에 대한 전류 스플리터로서 접속된다. 트랜지스터 Q45와 Q48의 각 베이스 전극은 양의 직류 바이어스 전위 VB6을 수신하기 위하여 단자 T45에 접속된다. 제4도에 도시된 바와 같이 배터리 B6은 단자 T45로 바이어스 전위 VB6을 공급한다. 트랜지스터 Q46와 Q49의 베이스 전극은 제어 전압 공급원 GC4로부터 공급된 이득 제어 전압을 수신하기 위해 단자 T44에 접속된다. 트랜지스터 Q45와 Q48의 각 컬렉터 전극들은 배터리 B2에 접속된 공급단자 T46으로부터 공급되는 양의 동작전위 VB2을 공급단자 T46에 각 일단이 접속된 저항 R46 및 저항 R47의 타단을 통해서 각각 공급받는다.

전기적으로 제어가능한 컨덕턴스는 단자 T46에 접속된 저항 R46 및 R47으로부터 제공된다. NPN 트랜지스터 Q47의 결합된 컬렉터와 베이스 전극 및 트랜지스터 Q45의 컬렉터 전극은 저항 R46의 타단에 접속된다. NPN 트랜지스터 Q50의 결합된 컬렉터와 베이스 전극 및 트랜지스터 Q48의 컬렉터 전극은 저항 R47의 타단에 접속된다. NPN 트랜지스터 Q47의 결합된 컬렉터와 베이스 전극은 트랜지스터 Q45의 컬렉터 전극에 접속된다. 트랜지스터 Q47 및 Q50의 각 이미터 전극과 트랜지스터 Q46 및 Q49의 각 컬렉터 전극은 모두 전도적으로 결합되고, 저항 R48을 통해서 공급단자 T46에 접속된다.

단자 T46에 일단이 접속된 저항 R46의 타단에 나타난 이득 제어 응답은 NPN 공통컬렉터 증폭기 트랜지스터 Q8의 전압 폴로워의 동작에 의해 출력단자 T47에 인가된다. 또한 R46의 타단에 나타난 이득 제어 응답은 NPN 공통컬렉터 증폭기 트랜지스터 Q9의 전압 폴로워의 동작에 의해 출력단자 T48에 인가된다.

동작을 살펴보면, 차동 증폭기 트랜지스터 Q43의 컬렉터 출력전류는 전류 스플리터로서의 기능을 가진 차동 쌍 트랜지스터 Q45 및 Q46의 테일전류를 구성한다. 단자 T44에서의 제어 신호레벨에 따라, 차동 쌍 증폭기 트랜지스터 Q43의 컬렉터 출력전류는 트랜지스터 Q45 또는 트랜지스터 Q46을 통해서 흐르게 되고, 다이오드 접속 트랜지스터 Q47, 또는 부분적으로 트랜지스터 Q45 및 Q46을 통해서 흐르게 된다. 대칭적인 형태로, 차동 쌍 증폭기 트랜지스터 Q44의 컬렉터 출력전류는 트랜지스터 Q48 또는 트랜지스터 Q49를 통해서 흐르게 되고, 다이오드 접속 트랜지스터 Q50, 또는 부분적으로 트랜지스터 Q48 및 Q49를 통해서 흐르게 된다.

트랜지스터 Q46 및 Q49를 통해서 흐르는 전류는 차동변화를 포함하는 트랜지스터 Q43 및 Q44의 모든 컬렉터전류를 다이오드 접속 트랜지스터 Q47 및 Q50사이의 노드로 인가한다. 여기서 차동신호 변화는 AC에 대한 가상 접지에서 서로 상쇄된다. 이때 트랜지스터 Q46 및 Q49를 통해서 흐르는 Q45 및 Q48의 컬렉터 전류 성분은 없다. 이러한 차동 변화는 각 부하저항 R46 및 R47에 해당 신호 전압이 걸리도록 상기 각 부하저항들에 전류를 각각 흘릴 수 있다. 트랜지스터 Q43 및 Q44의 컬렉터 전류들의 공통모드 DC 성분은, 다이오드 접속 트랜지스터 Q47 및 Q50을 통해서 흐르는 결합된 전류이며, 상기 Q47 및 Q50의 컨덕턴스들은 부하 저항 R46 및 R47 각각에 대하여 상대적으로 작게 된다. 다이오드 접속 트랜지스터 Q47 및 Q50의 낮은 병렬접속 저항은 저항 R46 및 R47의 각각에 대비되는 비율로서 제4도의 증폭기의 전압이득을 결정한다. 트랜지스터 Q43 및 Q44의 결합된 컬렉터 전류가 다이오드 접속 트랜지스터 Q47 및 Q50을 통해서 흐르게 될 때, 증폭기의 이득은 최소 레벨에 있게 될 것이다.

트랜지스터 Q45 및 Q48을 통해서 흐르는 전류는 차동변화를 포함하는 트랜지스터 Q43 및 Q44의 모든 컬렉터 전류를 부하 저항 R46 및 R47으로 각각 인가한다. 트랜지스터 Q46 및 Q49에 전류가 흐르지 않으면, 다이오드 접속 트랜지스터 Q47 및 Q50을 통한 전류의 흐름은 전혀 없다. 따라서 상기 Q47 및 Q50의 컨덕턴스들은 상당히 낮고, 명백하게 부항 저항 R46 및 R47도 병렬 접속되지 않는다. 그러므로, 제4도의 이득 제어 증폭기의 전압 이득은 최대 레벨에 있게 된다.

부분적으로 트랜지스터 Q45 및 Q48을 통한 이미터 결합 차동 증폭기 트랜지스터 Q43 및 Q44의 컬렉터 전류의 진행은 컬렉터 전류의 차동변화의 단지 일부만을 부하 저항 R46 및 R47에 인가함으로써, 이득은 감소하게 된다. 따라서, 이득 제어 전위 GC4에 의해 제어된 정도에 따라 저항 R46 및 R47에 걸리는 해당 신호전압을 감소하게 된다. 부분적으로 트랜지스터 Q46 및 Q49를 통한 이미터결합 차동 증폭기 트랜지스터 Q43 및 Q44의 컬렉터 전류의 진행은 컬렉터 전류의 공통모드 성분을 다이오드 접속 트랜지스터 Q47 및 Q50을 통해서 흐르게 함으로써 이득을 동시에 감소하게 한다. 이에 따라 그들의 컨덕턴스들은 이득제어 전위 GC4에 의해 제어된 정도에 따라 부하 저항 R46 및 R47를 병렬 접속하게 된다.

아무튼, 저항 R46에서의 전체 전류는 트랜지스터 Q43의 컬렉터 출력 전류에 항상 동등하면서 이득 제어 과정중에 변화하지 않으며, 마찬가지로 저항 R47에서의 전체 전류도 트랜지스터 Q44의 컬렉터 출력전류에 항상 동등하면서 이득 제어 과정 중에 변화하지 않는다. 그래서, 만약 그 트랜지스터들이 서로 잘 매칭된다면, 이득이 변할 때, 증폭기 동작의 DC 상태에 대해서는 어떠한 방해도 없을 것이다.

제1도의 이득제어 증폭기에서 설명된 잇점이 제4도의 이득 제어 증폭기에서도 그와 유사한 잇점을 얻을 수 있다. 제4도의 이득 제어 증폭기는, 이미터 전극들간의 실질적인 차동모드 저항에 이미터 결합되는 차동 증폭기 트랜지스터 Q43 및 Q44를 구비한 증폭기로서, 기대된 IF 증폭기 입력신호 레벨에서 과부하 왜곡을 피하기 위하여 PIX IF 증폭기의 제1단으로서 사용하기에 적합하다. 저항 R44 및 R45에 의해 제공된 선형 차동모드 저항은 그들 베이스 전극사이에 있는 차동 IF 입력 신호 전위가 신호 피크상에서 차단되는 다른 트랜지스터를 사용하지 않고도 약 100 밀리볼트 RMS만큼 높게 이를 수 있도록 한다. 차동 증폭기 트랜지스터 Q4 및 Q5에 관하여 상기에서 설명한 다양한 이미터결합 회로망은 또한 차동 증폭기 트랜지스터 Q43 및 Q44를 가지고 사용될 수 있다.

제5도는 제4도 및 제2도의 이득제어 증폭기의 종속접속을 도시한 것이다. 전류 공급원 IS1 및 IS2로 인해 자신의 이미터를 순방향 바이어스하는 NPN 트랜지스터 Q8 및 Q9는 제1 증폭기의 출력에 대한 이미터 폴로워 버퍼단을 형성한다. 입력 신호는 단자 T42 및 T43에서 인가되고, 두 이득제어 신호는 단자 T44 및 T22에서 각각 인가된다. 제3도의 이득제어 증폭기의 종속접속에 유사한 사항들은 지연된 이득제어 또는 지연된 자동 이득 제어에 관하여 적용가능하다.

제4도 및 제2도의 증폭기는 단일 양의 동작공급에서 동작하기에 적당하고, 제5도에 도시된 바와 같이 공급단자 T27은 공급단자 T46에 접속된다. 제5도의 변형으로써, 트랜지스터 Q42는 구성요소 R41, R42, 및 Q41이 없이도 Q21의 결합된 컬렉터 및 베이스 전극으로부터 베이스 전위를 수신 가능하다.

제6도는 본 발명에 따른 제3도 또는 제5도의 이득 제어 증폭단의 종속 접속단에 더 종속 접속하기에 적합한 제3 증폭단의 개략도로서; 이것은 3단의 IF 증폭기와, 실질적으로 서로 동일한 각각의 직류 바이어스 전위상에 중첩된 평형 증폭 IF 신호를 수신하기 위한 제2 검파기와, 그들 각각의 직류 바이어스 전위에 차동적으로 응답하는 평형 에러 전류 신호를 발생하는 온-칩 필터로 구현한 것이다. 그리고 이 평형 에러 전류 신호는 제3도 또는 제5도의 이득제어 증폭단에 종속 접속된 제2도의 제2 이득제어 증폭단의 평형 입력으로 피드백된다.

제6도에서 트랜지스터 Q61은 NPN 전도형이며, 다이오드 접속 모드에서 동작하기 위해 전도적으로 결합된 베이스 및 컬렉터 전극을 가진다. Q61의 이미터 전극은 저항 R61을 통해서 접지로서 도시된 기준전위의 공급원에 접속된다. 기준전류는, 단자 T21에 인가된 양의 직류 바이어스 전위 VB3를 수신하기 위해 접속된 저항 R62를 통해서 Q61의 결합된 베이스 및 컬렉터 전극에 공급된다. 상기 바이어스 전위 VB3는 배터리 B3로부터 공급된다. NPN 트랜지스터 Q62 및 Q63은 각 저항 R63 및 R64를 통해서 접지에 접속되는 이미터 전극과, R62를 통해서 공급된 기준전류에 관하여 이중 출력 전류 미러 배열을 형성하기 위하여, 트랜지스터 Q61의 베이스 전극에 접속되는 베이스 전극을 가진다.

트랜지스터 Q62의 컬렉터 전극에 접속된 각 이미터 전극을 가진 NPN 트랜지스터 Q64 및 Q65는 차동 증폭기 쌍을 형성한다. 이미터 폴로워 트랜지스터 Q29 및 Q30으로부터 이득 제어되고 증폭된 평형 IF 신호는 이들의 각 이미터 전극으로부터 트랜지스터 Q64 및 Q65의 베이스 전극에 인가된다. 트랜지스터 Q64 및 Q65의 컬렉터 전극은 각 저항 R64 및 R66를 통해서 공급단자 T27에 접속되어 배터리 B2로부터 양의 동작전위 VB2를 공급받는다. NPN 트랜지스터 Q66 및 Q67은 이미터 폴로워 형태의 전압 폴로워로서 배열되고, 출력 버퍼단으로서 동작한다. Q66 및 Q67의 베이스 전극은 Q64 및 Q65의 컬렉터 전극에 각각 접속되고, Q66 및 Q67의 컬렉터 전극은 공급단자 T27에 접속된다. 트랜지스터 Q66 및 Q67의 각 이미터 전극은 각 부하 저항 R67 및 R68의 일단에 접속되며, 상기 저항들의 타단은 접지에 접속된다.

트랜지스터 Q66 및 Q67의 각 이미터 전극은 직류 바이어스 전위상에 중첩된 평형 IF 신호를 제2 검파기 DET에 공급한다. 여기서 개시되고 주장된 본 발명의 목적은 이러한 직류 바이어스 전위의 자동적인 조절에 의하여 트랜지스터 Q66 및 Q67의 이미터 전극 간의 어느 실질적인 차이를 제거하는 데 있다. 제2 검파기 DET는 소정의 출력신호를 단자 T60에 공급하며, 제6도에 도시된 바와 같이 또 다른 출력 신호를 단자 T61에 공급할 수 있다. 이러한 출력신호는 사실상 평형이 된다. 이러한 제2 검파기 DET는 통상적으로 IF 증폭기와 같이 IC내에 포함되는 데, 그 이유는 오프-칩으로 구성한다 할지라도 제2 검파기의 출력으로부터 상대적으로 작은 잔류 IF신호의 IF 증폭기로 역으로 일어나는 스트레이(Stray) 결합에 의해 증폭된 IF 신호 만큼 바람직하지 못한 불감쇠 재생작용을 야기하는 경향이 없기 때문이다. 그러나 본 발명의 덜 바람직한 실시예에서는 제2 검파기 DET는 IF 증폭기와 같은 IC 내에 포함되지는 않는다.

평형 IF 출력 신호가 직류 바이어스 전위상에 중첩되는 그 직류 바이어스 전위는 차동모드 직결 DC 피드백 루프에 의해 자동적으로 조정된다. 트랜지스터 Q64 및 Q65의 컬렉터 전극에서의 평형 IF 출력신호는 4개의 단자로 된 저역필터 LPF로 공급되고, 그 필터는 평형 응답을 공통컬렉터 증폭기 NPN 트랜지스터 Q68 및 Q69의 베이스 전극으로 공급한다. 트랜지스터 Q68및 Q69는 그들의 이미터 전극에서부터 접지 전위 점까지 접속하는 각 이미터 부하 저항 R69 및 R70을 가진다.

트랜지스터 Q68 및 Q69의 베이스 전극에 인가된 평형 응답은 평형 IF 출력신호가 직류 바이어스 전위상에 중첩된 그 직류 바이어스 전위를 필수적으로 구비하며, 트랜지스터 Q68 및 Q69는 이러한 직류 전위사이의 차를 NPN 트랜지스터 Q70 및 Q71의 베이스 전극사이에 인가하는 이미터 폴로워 형의 전압 폴로워로서 역할을 수행한다.

트랜지스터 Q70 및 Q71은 이미터결합 차동 증폭기의 구성 일부로 서로 접속된다. 상기 Q70 및 Q71의 서로 접속된 이미터 전극들은 NPN 트랜지스터 Q63의 컬렉터 전극과 접속된다. 트랜지스터 Q63은 트랜지스터 Q61 및 Q63의 전류 미러작용으로 인해 저항 R62를 통해서 흐르는 기준전류에 비례하는 이 테일접속으로부터 컬렉터 전류를 제거한다. 트랜지스터 Q70 및 Q71의 컬렉터 전극들은, 제2 검파기에 공급된 평형 IF 출력 신호가 직류 바이어스 전위상에 중첩된 그 직류 전위들 간의 차에 응답하여, 상기에서 기술한 이미터 폴로워 트랜지스터 Q8 및 Q9의 이미터 전극에 각각 접속되어 평형 전류를 제거하게 된다. 이러한 접속들은 이 직류 바이어스 전위사이의 실질적인 차이를 제거하기 위하여 사용되는 차동모드 DC 피드백 루프를 실행하게 한다.

저역통과필터 LPF는 트랜지스터 Q64의 컬렉터 전극과 트랜지스터 Q68의 베이스 전극사이에 접속되는 저항 R71과, 트랜지스터 Q65의 컬렉터 전극과 트랜지스터 Q69의 베이스 전극사이에 접속되는 저항 R72과, 트랜지스터 Q68 및 Q69의 베이스 전극 사이에 접속되는 플로팅 커패시턴스 C1을 포함한다. 또한 저역통과필터 LPF는 접지 전위의 점 또는 점들과 트랜지스터 Q68 및 Q69의 베이스 전극사이에 병렬 접속되는 두개의 유사한 커패시턴스 C2 및 C3를 포함한다. 이 커패시턴스 C2 및 C3는 플로팅 커패시턴스 C1과 비교하였을 때, 상대적으로 작은 용량을 가지며, 트랜지스터 Q68 및 Q69의 베이스 전극에서 공통모드 신호를 차단한다.

커패시턴스 C1, C2 및 C3는 전형적으로 금속 산화물 반도체 (MOS) 구성으로 이루어진다. 이 플로팅 커패시턴스 C1은 접지점에 병렬로 접속된 두 개의 커패시턴스의 등가 필터링동작을 제공하는 데, 각각은 두 배의 커패시턴스 크기를 가진다. 소정의 MOS 트랜지스터 C1은 등가 필터 동작을 제공하는 접지점에 병렬로 접속된 두 개의 커패시턴스의 단지 1/4만큼의 IC 다이 범위를 차지한다. 이 플로팅 커패시턴스 C1은, 다른 것의 폴리실리콘 플레이트에 접속된 각각의 금속 플레이트에 병렬로 접속되는 동일한 용량의 두 개의 커패시터로 구성될 수 있다. 기판접지에 대한 폴리실리콘 플레이트의 등가 커패시턴스는 C2 및 C3의 각 하나에서 나타나며, 적어도 그러한 커패시턴스의 부분으로써 나타난다.

평형 IF 신호가 중첩되는 직류 바이어스 전위 간의 실질적인 차를 제거하기 위하여 사용되는 피드백 루프가 약 일천배의 최대 전압 이득을 가진 세 개의 전압 이득단의 주변에 있기 보다는 일백배 내지 이백배의 최대 전압 이득을 가진 단지 두 개의 전압 이득단의 주변에 있기 때문에, 저역통과필터 LPF에 의해 제공된 제1의 개방형 루프 극(pole)은 폐쇄형 루프의 안정성을 보장하기 위하여 주파수내에서 낮게 위치할 필요는 없다. 이것은 플로팅 커패시턴스 C1의 요구되는 크기를 감소하게 한다. 이 피드백 루프내에서의 보다 빠른 시정수는 임펄스 잡음 상태 또는 시작 상태의 동안에 셋팅 업이 덜 되게끔 한다. 이미터 폴로워 트랜지스터 Q9 및 Q8의 이미터 전극으로의 차동모드 전류 피드백의 사용은 많은 에러에 대하여 감소된 이득에 비선형 피드백 응답을 제공한다. 또한 이것은 시작 상태 또는 임펄스 잡음 상태동안에 피드백 루프에 의해 일정하지 않은 동작을 방지하는 경향도 있다.

제7도는 제1도의 이득제어 증폭기에 대하여 구현될 수 있는 하나의 변형으로서, 저항 R5, R6 및 R7의 티 접속은 상응하는 저항 R81, R82 및 R83으로 이루어진 파이 접속으로 대체될 수 있다. R81의 저항값은 R5 및 R6의 저항값의 합과 동일하며, R82의 저항값은 R5 및 R7의 저항값의 합과 동일하며, R83의 저항값은 R6 및 R7의 저항값의 합과 동일하다.

제8도는 제1도의 이득제어 증폭기에 대하여 구현될 수 있는 하나의 변형으로서, 트랜지스터 Q42 및 저항 R43에 의해 형성된 정전류 공급원과 저항 R44, R45으로 이루어진 티 접속은 대응하는 저항 R84 및 두 개의 정전류 공급원에 의해 형성된 파이 접속으로 대체될 수 있다. 상기 대체중의 하나는 트랜지스터 Q81 및 저항 R85에 의해 형성되는 것이며, 나머지 하나는 트랜지스터 Q82 및 저항 R86에 의해 형성된 것이다. 즉, 구성요소 Q41, R41, Q42 및 R43을 포함하는 단일 출력 전류 미러는 구성요소 Q41, R41, Q81, R85, Q82 및 Q86을 포함하는 이중 출력 전류 미러로 대체될 수 있다.

제9도는 전송된 TV 신호의 음성신호, 영상신호 및 동기신호 성분을 복원하기 위해 사용되는 TV 수신기 또는 VTR의 각 부들을 도시한 것이다. 상기 TV 수신기는 제3도 또는 제5도에서 도시된 형태의 중간주파수 증폭기를 사용한다. 제9도는 지연된 자동 이득 제어가 제3도 또는 제5도에 도시된 형태의 중간 주파수 증폭기에 적용될 수 있는 방법을 이해하는 데 있어서 유용하다.

검파 후에 내부 음성 신호를 증폭하기 위하여 사용되는 중간 주파수 증폭기는 통상적으로 음성 IF 증폭기라고 불리운다. 혼돈을 피하기 위하여, 제9도에 대한 하기의 설명에서 입력신호를 내부 음성신호를 발생하는 음성검파기로 공급하기 위해 사용되는 IF 증폭기를 설명하기 위하여 영상 IF 증폭기 용어를 사용할 것이고 입력신호를 복합 영상신호를 발생하는 영상검파기로 공급하기 위해 사용되는 IF 증폭기를 설명하기 위하여 용어 PIX IF 증폭기를 사용할 것이다. 용어 IF 증폭기는 영상 IF 증폭기 또는 PIX IF 증폭기로 칭하는 포괄적인 용어가 될 것이며, 음성 IF 증폭기로 칭하지는 않을 것이다.

안테나 10에 의해 수신된 TV 신호는 무선주파수 증폭기 12에 공급된다. 혼합기 및 TV 신호 대역들의 주파수 이상에서의 주파수에서 발진하는 하나 이상의 동조가능한 발진기를 통상적으로 포함하는 하향주파수 변환기 14는 무선주파수 증폭기 12로부터 증폭되어 공급된 TV 신호에 응답하여 41.25 MHz에서의 음성 반송파 및 45.75 MHz에서의 화상 반송파를 가진 IF 신호를 발생한다. 이 하향주파수 변환기 14는 제1 검파기로서 가끔 설명되어진다.

상기 제1 검파기로부터 출력된 IF 신호는 음성 반송파 및 그것의 FM 측파대 (및 내부 음성수신기에서의 화상 반송파)를 분리하는 블록 필터 16으로 공급되어 제1영상 IF단 18, 제2영상 IF단 20, 및 제3영상 IF단 22의 종속 접속을 실행한다. 온-칩 저역통과필터 24는 제3 영상 IF단 22의 평형 IF 출력신호가 중첩되는 직류 바이어스 전위 차에 응답하여, 차동모드 피드백 신호를 가산요소 26 및 28에 공급한다. 이 가산요소 26 및 28은 차동모드 피드백 신호와 제1 영상 IF단 18로부터 출력되는 평형 출력신호를 결합하여 제2 영상 IF단 20에 대한 정정된 입력신호를 발생한다.

또한 상기 제1 검파기로부터 출력되는 IF 신호는 수직 화상 반송파 및 그것의 AM 측파대를 분리하는 블록 필터 30에 공급되어 제1 PIX IF단 32, 제2 PIX IF단 34, 및 제3 PIX IF단 36의 종속 접속을 실행한다. 온-칩 저역필터 38은 제3 PIX IF단 36의 평형 IF 출력신호가 중첩되는 직류 바이어스 전위 차에 응답하여 차동모드 피드백 신호를 가산요소 40 및 42에 공급한다. 이 가산요소 40 및 42는 차동모드 피드백 신호와 제1 PIX IF단 32로부터 출력되는 평형 출력신호를 결합하여 제2 PIX IF단 34에 대한 정정된 입력신호를 발생한다.

상호 방법에 의해 음성 IF 신호를 발생하는 TV 수신기에서 강한 반송파 동기 검파기가 될 수 있는 하향 주파수 변환기 44는 제3 영상 IF단 22로부터 증폭된 45 MHz IF 신호를 수신하고, 4.5 MHz가 중심인 통과대역을 가진 대역통과필터 46에 의해 선택된 주파수 변조된 4.5 MHz IF 신호를 발생하기 위해 응답한다. 대역통과필터 46은 주파수변조된 4.5 MHz 음성 IF신호에 달리 수반하는 영상 주파수를 억제하고 리미터 48로 인가한다. 상기 리미터 48은 FM 음성 판별기에 대한 음성 IF 응답으로써, 주파수 변조된 4.5 MHz 반송파의 불필요한 증폭변조를 억제하고, 그 판별기는 4.5 MHz 반송파의 주파수 변조를 검출하여 TV 수신기 또는 VTR의 나머지 부분에 공급될 음성 신호를 발생한다. 음성 IF 응답의 주파수 변조에 포함되는 음성표현 정보를 검출하기 위한 다른 공지의 방법은 공지의 비율 검파기와 같은 음성 IF 응답의 증폭에서의 변화에 대한 음성표현 정보를 검출하는 상기 수단의 응답을 억제하기 위한 수단을 포함한다.

영상 IF 과부하 검출기 52는 하향주파수 변환기 44에 대한 입력신호로서 수용할 수 있는 소정의 레벨을 초과하는 제3 영상 IF 단 22로부터 증폭된 IF 신호에 응답하여, 제1 영상 IF 단 18로 보조 자동 이득 제어 (AGC) 신호를 제공하여 비정상 상태동안에 PIX IF 신호에 응답하여 발생되는 정상 자동 이득 제어 (AGC) 신호를 증가하게 한다. 그러나, 정상 상태하에서, 영상 IF 및 PIX IF 체인들은 PIX IF 신호에 응답하여 발생되는 정상 자동 이득 제어 (AGC) 신호에 유일하게 응답하여 제어된 이득을 말한다. 영상 IF 및 PIX IF 체인간의 AGC 트래킹을 용이하게 하기 위해서, 영상 IF 증폭기 18, 20 및 22는 PIX IF 증폭기 32, 34, 및 36과 같은 IC의 영역내에서 구성된다. 또한 하향주파수 변환기 44, 과부하 검출기 52, 영상 검파기 54, AGC 검파기 56, 및 AGC 지연 회로 58 및 60도 동일 IC내에 유리하게 포함된다.

제3 PIX IF 단 36으로부터 증폭된 IF 신호를 수신하는 영상 검파기 54는 복합 영상신호를 검파한다. 자동 이득 제어 (AGC) 검파기 56은 복합 영상신호내에 포함되는 동기 펄스의 피크를 검출함에 의해 자동 이득 제어 (AGC) 신호를 발생한다. 만약 영상 검파기 54가 포락선 검파기라면, AGC 검파기 56은 임펄스 잡음에 대한 AGC 면역을 제공하기 위해 정상적으로 키드 AGC 검파기가 된다. 만약 영상 검파기 54가 TV 수신기 설계에서 현대 추세인 동기 검파기라면, AGC 검파기 56은 영상 검파기 54에 의해 검출된 복합 영상신호의 약 2 MHz 성분에 대한 응답을 억제하기 위해 그것의 입력 신호에 대해 필터링하는 것을 포함함이 바람직하며, 그 성분은 중간대역 고유 주파수에서 블록 필터 30의 링잉(ringing)으로부터 발생한다. AGC 검파기 56의 입력신호에 대한 이러한 필터링은 약 500 kHz까지의 주파수를 통과해야만 한다. 이것은 등화 펄스가 검출된 피크일 수 있고 영상 화상의 상부에 있어서 영상 화상의 나머지 부분에 응답하는 광도가 바람직하지 못하게 증가되지 않게 된다. 어떤 경우에도, AGC 검파기 56은 약 400 Hz의 잡음 대역폭에 대한 출력신호를 필터링하는 것을 포함한다.

영상 검파기 38에 의해 검출된 복합 영상신호로부터 발생하는 AGC 검파기 56에 의해 출력된 AGC 신호는 RF 증폭기 12의 이득 뿐만아니라 PIX IF 및 영상 IF 증폭기 둘 다에서의 이득을 제어하기 위하여 사용된다. 복합 영상신호로부터 발생하는 AGC 출력은 AM 측파대를 선형적으로 증폭해야만 하는 PIX IF 증폭기의 정확한 이득 제어를 허용한다. 영상 IF 증폭기는 하향주파수 변환기 44의 과부하를 피하기 위하여 우선적으로 이득 제어가 필요하며, 그것의 전체 과부하는 영상 IF 신호 과부하 검출기 52에 의해 어느 경우에도 저지된다. 선형성을 가지고 음성 반송파의 FM 측파대가 증폭되는 것은 특별한 관심사는 아니다. 대역통과필터 45 및 리미터 48은 영상 IF 증폭기 체인 및 하향주파수 변환기 44에서의 이득 에러 효과를 억제한다. PIX IF 증폭기 32 및 34에 대한 영상 IF 증폭기 18 및 20의 허용가능한 AGC 트랙킹을 얻는 것은 실질적인 경향이 있다. AGC 검파기 56에 의해 출력된 AGC 신호는 영상 IF 및 PIX IF 증폭기의 제2단 20 및 34에 지연없이 병렬로 인가된다. AGC 검파기 56에 의해 출력된 AGC 신호는 영상 IF 및 PIX IF 증폭기의 제1단 18 및 32에 지연되어 병렬로 인가된다. 바람직하게는, 제9도에 도시된 바와 같이 영상 IF 및 PIX IF 증폭기의 제1단 18 및 32는 각 AGC 지연 회로 58 및 60을 통해서 그들에게 인가된 지연된 AGC를 수신하기 때문에 단일 AGC 라인만이 그곳에 위치한 PIX IF 및 영상 IF를 가진 IC의 일부로부터 그어져야만 한다.

AGC 검파기 56에 의해 출력된 AGC 신호는 IF 증폭기 집적회로 칩상에 통상적으로 위치한 동조기 이득 제어 지연회로 62로 제공되고, 이를 수신한 상기 동조기 이득제어 지연회로 62로부터 지연되어 RF 증폭기 12로 인가된다. 약한 신호 수신상태하에서, RF 및 IF 증폭기 체인을 통한 이득의 감소는 영상 IF 및 PIX IF 증폭기의 제2단 20 및 34로부터 발생한다. RF 증폭기 12 및 영상 IF 및 PIX IF 증폭기의 제1단 18 및 32는 전 이득에서 동작하여 영상 IF 및 PIX IF 증폭기의 제2단 20 및 34에 공급된 신호에서 최상의 SN 비를 확보하게 된다. 영상 IF 및 PIX IF 증폭기의 제2단 20 및 34가 안테나 10으로부터 RF 신호 레벨의 증가에 의해 유리한 신호 레벨에 도달함에 따라, AGC 지연 회로 58 및 60은 그들의 이득을 감소하기 위해 영상 IF 및 PIX IF 증폭기의 제1단 18 및 32으로 지연된 AGC를 인가한다. 강한 신호수신 상태하에서, 동조기 이득 제어 지연회로 62는 이득을 감소하기 위해 RF 증폭기 12로 지연된 AGC를 인가한다. 이에 따라 하향주파수 변환기 14 및 영상 IF 및 PIX IF 증폭기의 제1단 18 및 32는 과부하를 피할 수 있게 된다.

대용량 병렬 바이패스 커패시터를 제외한 구성요소를 둘러싼 점선 70은 단일 모놀리식 집적회로 (IC)내에서 정상적으로 구성된다. PIX IF 체인은 PIX IF 블럭 필터 30으로부터 제1 IF 증폭단 32로 인가된 입력신호로부터, 제3 IF 증폭단 36 및 영상 검파기 54의 출력신호까지 전반적으로 평형신호로 동작된다. 그리고 영상 검파기 38로부터 출력된 신호는 IC의 단일 단자에 인가되어, PIX IF 이득 제어 범위 보다 높은 부분에서 자기 발진하는 경향을 억제하게 된다. 영상 IF 체인은 영상 IF 블록 필터 16으로부터 제1 IF 증폭단 18에 인가된 단일 단자 입력신호에 의해 구동되지만 영상 IF 체인의 나머지 부분은 평형신호로 동작된다. 또한 영상 IF 블럭 필터 16의 단순화는 영상 IF 이득제어 범위의 보다 높은 이득부분에서 자기발진하는 경향을 억제하도록 허용한다. 하향주파수 변환기 44로부터의 출력신호는 대역통과 필터 46에 평형된 형태로 공급되어 영상 IF 이득제어 범위의 보다 높은 이득부분에서 자기발진하는 경향을 억제하게 된다.

제2도 및 제4도의 이득제어 증폭기는 점차적으로 양으로 되는 AGC 전압보다는 오히려 점차적으로 음으로 되는 AGC 전압의 증가하는 정도에 따라 이득이 감소하도록 용이하게 변형된다. 제2도에서 단자 T23보다는 오히려 단자 T22가 직류 바이어스 전위 VB4를 수신하기 위해 접속된다. 그리고 단자 T23은 증가하는 정도에 따라 이득이 감소하도록 점차적으로 음으로 되는 AGC전압을 수신한다. 제4도에서 단자 T46보다는 오히려 단자 T44는 직류 바이어스 전위 VB6을 수신하기 위해 접속된다. 그리고 단자 T46은 증가하는 정도에 따라 이득이 감소하도록 점차적으로 음으로 되는 AGC전압을 수신한다. 또한 제1도의 이득 제어 증폭기는 점차적으로 음으로 되는 AGC 전압의 증가하는 정도에 따라 이득이 감소하도록 변형될 수 있다. 이것을 실행하는 한 가지 방법은 구성요소 R1, Q2, Q3, R13, R14, Q14, 및 Q15로 구성된 전류원 및 전류싱크를: 단일 출력 전류 미러에 공급된 입력신호에 따라 정하여진 출력 전류인 Q10 및 Q12의 결합된 이미터 전류를 저항 R12를 통해서 방출하는 단일 출력 전류 미러로; 전위 VB2의 입력 접속과, 단일 입력 전류 미러의 입력 전류를 공급하기 위한 제1 출력 접속과, 전류 공급원으로서의 단일 입력 전류 미러의 출력 전류와 상응하는 전류를 Q11 및 Q13의 결합된 베이스 및 컬렉터 전류에 제공하기 위해서 제2 출력 접속을 가진 이중 출력 전류 미러로; 그리고 단자 T1에 인가된 AGC 전위에 직접적으로 관계된 전류 미러의 입력 전류를 발생하기 위해 단자 T1과 이중 출력 전류 미러 입력접속사이에 접속된 저항으로 대체하는 것이다.

상술한 바와 같이, 예시된 실시예에 의해 설명되어진 본 발명의 원리들은 그러한 실시예에만 국한되는 것은 아니고, 당 기술분야에서 통상적인 지식을 가진자라면 용이하게 본 발명의 기술적 사상을 벗어나지 않고 다양한 변화 및 변경할 수 있다. 예를 들면, 여기서 개시된 본 실시예는 NPN 증폭 트랜지스터를 사용하나, 당 기술분야에서 통상적인 지식을 가진자에게 널리 알려진 것으로써 PNP 트랜지스터로 적절히 회로 변경하여 대체될 수 있고, 또는 바이폴라 트랜지스터 대신에 당 기술 분야에서 통상적인 지식을 가진자에게 널리 알려진 것으로써 전계 효과 트랜지스터로 적절히 회로 변경하여 사용될 수 있다. 더우기 전류 미러의 또 다른 형태가 본 개시에서 설명된 특정 형식으로 대체될 수 있다. 전류 조절이 종래의 차동 결합쌍에 의해 이루어질 필요는 없지만 간편성의 잇점은 있다. 그러나 입력전류를 다양한 비율을 가진 두 개의 성분으로 분할할 수 있는 다른 회로에 의해 실행될 수 있다. 이러한 것과 유사한 변경들은 다음에 후술하는 본 발명의 특허청구 범위에 의해 규정된 권리범위내에서 고려되어야 한다.

Claims

제1 검파기 및 상기 1 검파기로부터 입력신호를 수신하는 주파수 선택 필터에 결합된 모놀리식 집적회로에 있어서; 각 직류 바이어스 전위상에 중첩된 평형 입력신호 전압을 수신하는 형태의 제2 검파기와; 상기 주파수 선택 필터로부터의 응답을 증폭하고, 각 직류 바이어스 전위상에 중첩된 상기 평형 입력 신호 전압을 상기 제2 검파기에 공급하는 직결 종속 접속 증폭단과; 상기 선택 주파수 필터의 응답은 공통컬렉터 증폭기 트랜지스터의 입력단 사이에 인가되며, 상기 직결 종속 접속 증폭단에서 서수의 차순으로 포함되고, 각 입력단 쌍과 각 출력단 쌍을 각각 구비하는 제1, 제2, 및 제3 이미터 결합 트랜지스터 차동 증폭기와; 상기 제1 및 제2 이미터 결합 트랜지스터 차동 증폭기들의 각 전압 이득들을 제어하는 자동 이득 제어 회로와; 상기 제3 이미터 결합 트랜지스터 차동 증폭기의 출력단 쌍의 각 단자로부터 공급된 각 직류 바이어스 전위들상에 중첩된 평형 입력 신호 전압을 필터링하고, 평형 직류 피드백 신호를 발생하는 차동 저역통과 필터와; 상기 평형 직류 피드백 신호와 상기 제1 이미터 결합 트랜지스터 차동 증폭기의 각 출력단 쌍으로부터의 평형 출력신호를 결합하여 상기 제2 이미터 결합 트랜지스터 차동 증폭기의 각 입력단 쌍에 인가하는 수단을 포함함을 특징으로 하는 모놀리식 직접 회로.
제1항에 있어서, 상기 제2 검파기는 영상 검파기임을 특징으로 하는 회로.
제1항에 있어서, 상기 제2 검파기는 영상으로부터 요구된 하향주파수 변환 결과를 선택하기 위해 대역통과 필터의 앞단에 위치한 하향주파수 변환기임을 특징으로 하는 회로.
제3항에 있어서, 상기 요구된 하향주파수 변환 결과에 포함되는 정보를 검출하기 위한 수단을 더 구비하여 포함함을 특징으로 하는 회로.
제4항에 있어서, 상기 요구된 하향주파수 변환 결과에 포함되는 정보를 검출하기 위한 상기 수단이 상기 요구된 하향주파수 변환 결과에 대한 주파수의 변동을 검출하는 수단을 포함함을 특징으로 하는 회로.
제1항에 있어서, 상기 평형 직류 피드백 신호와 상기 제1 이미터 결합 트랜지스터 차동 증폭기의 각 출력단 쌍으로부터의 평형 출력 신호를 결합하여 상기 제2 이미터 결합 트랜지스터 차동 증폭기의 각 입력단 쌍에 인가하는 상기 수단은; 상기 제2 이미터 결합 트랜지스터 차동 증폭기의 입력단 쌍의 각 단자에 접속되는 각 출력단 쌍과, 각 입력단 쌍을 가진 제4 이미터 결합 트랜지스터 차동 증폭기와; 상기 제3 이미터 결합 트랜지스터 차동 증폭기의 출력단 쌍의 각 단자에 접속되는 각 입력단 쌍과, 각 출력단 쌍인 네 단자를 가진 저역통과 필터와; 상기 저역통과 필터의 출력 단에서의 전위 차를 상기 제4 이미터 결합 트랜지스터 차동 증폭기의 입력 단사이에 인가하는 수단을 포함함을 특징으로 하는 회로.
제6항에 있어서, 상기 네 단자를 가진 저역통과 필터는; 유사한 저항값을 가지고, 상기 제3 이미터 결합 트랜지스터 차동 증폭기의 출력단 쌍의 각 단자에 접속되는 각각의 제1 단자와, 상기 저역통과 필터의 출력단의 각 단자에 접속된 각각의 제2 단자를 구비한 제1 및 제2 저항과; 상기 저역통과 필터의 출력단의 각 단자에 접속된 제1 및 제2 극판을 가진 커패시턴스를 포함함을 특징으로 하는 회로.
제7항에 있어서, 상기 저역통과 필터의 출력 단에서의 전위 차를 상기 제2 이미터 결합 트랜지스터 차동 증폭기의 입력 단사이에 인가하는 상기 수단은, 상기 저역통과 필터의 출력단 쌍의 각 단자에 접속되는 각 베이스 전극과, 상기 제4 이미터 결합 트랜지스터 차동 증폭기의 입력단 쌍의 각 단자에 접속된 각 이미터 전극을 가지는 제1 및 제2 공통 컬렉터 증폭기 트랜지스터를 포함함을 특징으로 하는 모놀리식 직접회로.
제6항에 있어서, 상기 저역통과 필터의 출력 단에서의 전위 차를 상기 제2 이미터 결합 트랜지스터 차동 증폭기의 입력 단사이에 인가하는 상기 수단은; 상기 저역통과 필터의 출력단 쌍의 각 단자에 접속되는 각 베이스 전극과, 상기 제4 이미터 결합 트랜지스터 차동 증폭기의 입력단 쌍의 각 단자에 접속된 각 이미터 전극을 가지는 제1 및 제2 공통 컬렉터 증폭기 트랜지스터를 포함함을 특징으로 하는 회로.
제1 검파기 및 상기 1 검파기로부터 입력신호를 수신하는 주파수 선택 필터에 결합되는 모놀리식 집적회로에 있어서; 각 직류 바이어스 전위상에 중첩된 평형 입력신호 전압을 수신하는 형태의 제2 검파기와; 상기 주파수 선택 필터로부터의 응답을 증폭하고, 각 직류 바이어스 전위상에 중첩된 상기 평형 입력 신호 전압을 상기 제2 검파기에 공급하는 직결 종속 접속 증폭단과; 상기 선택 주파수 필터의 응답은 상기 공통컬렉터 증폭기 트랜지스터의 입력단 사이에 인가되며, 상기 직결 종속 접속 증폭단에서 서수의 차순에 포함되고, 각 입력단 쌍과 각 출력단 쌍을 각각 구비하는 제1, 제2, 및 제3 이미터 결합 트랜지스터 차동 증폭기와; 상기 직결 종속 접속 증폭단에 포함되고, 상기 제1 이미터 결합 트랜지스터 차동 증폭기의 출력단 쌍의 각 단자에 접속되는 각 베이스 전극과, 상기 제2 이미터 결합 트랜지스터 차동 증폭기의 입력단 쌍의 각 단자에 접속된 각 이미터 전극을 가지는 제1 및 제2 공통 컬렉터 증폭기 트랜지스터와; 상기 제1 및 제2 이미터 결합 트랜지스터 차동 증폭기의 각 전압 이득을 제어하는 자동 이득 제어 회로와; 상기 제3 이미터 결합 트랜지스터 차동 증폭기의 출력단 쌍의 각 단자로부터 공급되어 각 직류 바이어스 전위상에 중첩된 평형 입력 신호 전압을 필터링하고, 상기 제1 및 제2 공통 컬렉터 증폭기 트랜지스터의 이미터 전극에 인가된 평형 직류 피드백 신호를 발생하는 차동 저역통과 필터를 포함함을 특징으로 하는 모놀리식 집적회로.
제9항에 있어서, 상기 제2 검파기는 영상 검파기임을 특징으로 하는 회로.
제10항에 있어서, 상기 제2 검파기는 화상으로부터 요구된 하향주파수 변환 결과를 선택하기 위해 대역통과 필터의 앞단에 위치한 하향주파수 변환기임을 특징으로 하는 회로.
제12항에 있어서, 상기 요구된 하향주파수 변환 결과에 포함되는 정보를 검출하기 위한 수단을 더 구비하여 포함함을 특징으로 하는 회로.
제13항에 있어서, 상기 요구되는 하향주파수 변환 결과에 포함되는 정보를 검출하기 위한 상기 수단이 상기 요구된 하향주파수 변환 결과에 대한 주파수의 변동을 검출하는 수단을 포함함을 특징으로 하는 회로.
제10항에 있어서, 상기 제3 이미터 결합 트랜지스터 차동 증폭기의 출력단 쌍의 각 단자로부터 공급된 각 직류 바이어스 전위상에 중첩된 평형 입력 신호 전압을 필터링하는 상기 차동 저역통과 필터는; 각 입력단 쌍과, 상기 제1 공통 컬렉터 증폭기 트랜지스터의 이미터 전극 및 상기 제2 공통 컬렉터 증폭기 트랜지스터의 이미터 전극에 각각 접속된 각 출력단 쌍을 가지며, 상기 평형 직류 피드백 신호를 상기 제1 및 제2 공통 컬렉터 증폭기 트랜지스터의 이미터 전극으로 인가하는 제4 이미터 결합 트랜지스터 차동 증폭기와; 상기 제3 이미터 결합 트랜지스터 차동 증폭기의 출력단 쌍의 각 단자에 접속되는 각 입력단 쌍과, 각 출력단 쌍인 네 단자를 가진 저역통과 필터와; 상기 저역통과 필터의 출력 단에서의 전위의 차를 상기 제4 이미터 결합 트랜지스터 차동 증폭기의 입력 단사이에 인가하는 수단을 포함함을 특징으로 하는 회로.
제10항에 있어서, 상기 네 단자를 가진 저역통과 필터는; 유사한 저항값을 가지고, 상기 제3 이미터 결합 트랜지스터 차동 증폭기의 출력단 쌍의 각 단자에 접속되는 각각의 제1 단자와, 상기 저역통과 필터의 출력 단의 각 단자에 접속된 각각의 제2 단자를 구비한 제1 및 제2 저항과; 상기 저역통과 필터의 출력단의 각 단자에 접속된 제1 및 제2 극판을 가진 커패시턴스를 포함함을 특징으로 하는 회로.
제16항에 있어서, 상기 저역통과 필터의 출력 단에서의 전위 차를 상기 제2 이미터 결합 트랜지스터 차동 증폭기의 입력 단사이에 인가하는 상기 수단은; 상기 저역통과 필터의 출력단 쌍의 각 단자에 접속되는 각 베이스 전극과, 상기 제4 이미터 결합 트랜지스터 차동 증폭기의 입력단 쌍의 각 단자에 접속된 각 이미터 전극을 가지는 제3 및 제4 공통 컬렉터 증폭기 트랜지스터를 포함함을 특징으로 하는 회로.
제15항에 있어서, 상기 저역통과 필터의 출력 단에서의 전위 차를 상기 제2 이미터 결합 트랜지스터 차동 증폭기의 입력 단사이에 인가하는 상기 수단은; 상기 저역통과 필터의 출력단 쌍의 각 단자에 접속되는 각 베이스 전극과, 상기 제4 이미터 결합 트랜지스터 차동 증폭기의 입력단 쌍의 각 단자에 접속된 각 이미터 전극을 가지는 제3 및 제4 공통 컬렉터 증폭기 트랜지스터를 포함함을 특징으로 하는 회로.